tool/mbed/mbed-sdk/libraries/mbed/targets/hal/TARGET_Freescale/TARGET_KPSDK_MCUS/TARGET_MCU_K64F/device/device/MK64F12/MK64F12_cau.h

   1 /*
   2 ** ###################################################################
   3 **     Compilers:           Keil ARM C/C++ Compiler
   4 **                          Freescale C/C++ for Embedded ARM
   5 **                          GNU C Compiler
   6 **                          IAR ANSI C/C++ Compiler for ARM
   7 **
   8 **     Reference manual:    K64P144M120SF5RM, Rev.2, January 2014
   9 **     Version:             rev. 2.5, 2014-02-10
  10 **     Build:               b140604
  11 **
  12 **     Abstract:
  13 **         Extension to the CMSIS register access layer header.
  14 **
  15 **     Copyright (c) 2014 Freescale Semiconductor, Inc.
  16 **     All rights reserved.
  17 **
  18 **     Redistribution and use in source and binary forms, with or without modification,
  19 **     are permitted provided that the following conditions are met:
  20 **
  21 **     o Redistributions of source code must retain the above copyright notice, this list
  22 **       of conditions and the following disclaimer.
  23 **
  24 **     o Redistributions in binary form must reproduce the above copyright notice, this
  25 **       list of conditions and the following disclaimer in the documentation and/or
  26 **       other materials provided with the distribution.
  27 **
  28 **     o Neither the name of Freescale Semiconductor, Inc. nor the names of its
  29 **       contributors may be used to endorse or promote products derived from this
  30 **       software without specific prior written permission.
  31 **
  32 **     THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
  33 **     ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  34 **     WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35 **     DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE FOR
  36 **     ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  37 **     (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  38 **     LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  39 **     ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  40 **     (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  41 **     SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42 **
  43 **     http:                 www.freescale.com
  44 **     mail:                 support@freescale.com
  45 **
  46 **     Revisions:
  47 **     - rev. 1.0 (2013-08-12)
  48 **         Initial version.
  49 **     - rev. 2.0 (2013-10-29)
  50 **         Register accessor macros added to the memory map.
  51 **         Symbols for Processor Expert memory map compatibility added to the memory map.
  52 **         Startup file for gcc has been updated according to CMSIS 3.2.
  53 **         System initialization updated.
  54 **         MCG - registers updated.
  55 **         PORTA, PORTB, PORTC, PORTE - registers for digital filter removed.
  56 **     - rev. 2.1 (2013-10-30)
  57 **         Definition of BITBAND macros updated to support peripherals with 32-bit acces disabled.
  58 **     - rev. 2.2 (2013-12-09)
  59 **         DMA - EARS register removed.
  60 **         AIPS0, AIPS1 - MPRA register updated.
  61 **     - rev. 2.3 (2014-01-24)
  62 **         Update according to reference manual rev. 2
  63 **         ENET, MCG, MCM, SIM, USB - registers updated
  64 **     - rev. 2.4 (2014-02-10)
  65 **         The declaration of clock configurations has been moved to separate header file system_MK64F12.h
  66 **         Update of SystemInit() and SystemCoreClockUpdate() functions.
  67 **     - rev. 2.5 (2014-02-10)
  68 **         The declaration of clock configurations has been moved to separate header file system_MK64F12.h
  69 **         Update of SystemInit() and SystemCoreClockUpdate() functions.
  70 **         Module access macro module_BASES replaced by module_BASE_PTRS.
  71 **
  72 ** ###################################################################
  73 */
  74
  75 /*
  76  * WARNING! DO NOT EDIT THIS FILE DIRECTLY!
  77  *
  78  * This file was generated automatically and any changes may be lost.
  79  */
  80 #ifndef __HW_CAU_REGISTERS_H__
  81 #define __HW_CAU_REGISTERS_H__
  82
  83 #include "MK64F12.h"
  84 #include "fsl_bitaccess.h"
  85
  86 /*
  87  * MK64F12 CAU
  88  *
  89  * Memory Mapped Cryptographic Acceleration Unit (MMCAU)
  90  *
  91  * Registers defined in this header file:
  92  * - HW_CAU_DIRECT0 - Direct access register 0
  93  * - HW_CAU_DIRECT1 - Direct access register 1
  94  * - HW_CAU_DIRECT2 - Direct access register 2
  95  * - HW_CAU_DIRECT3 - Direct access register 3
  96  * - HW_CAU_DIRECT4 - Direct access register 4
  97  * - HW_CAU_DIRECT5 - Direct access register 5
  98  * - HW_CAU_DIRECT6 - Direct access register 6
  99  * - HW_CAU_DIRECT7 - Direct access register 7
 100  * - HW_CAU_DIRECT8 - Direct access register 8
 101  * - HW_CAU_DIRECT9 - Direct access register 9
 102  * - HW_CAU_DIRECT10 - Direct access register 10
 103  * - HW_CAU_DIRECT11 - Direct access register 11
 104  * - HW_CAU_DIRECT12 - Direct access register 12
 105  * - HW_CAU_DIRECT13 - Direct access register 13
 106  * - HW_CAU_DIRECT14 - Direct access register 14
 107  * - HW_CAU_DIRECT15 - Direct access register 15
 108  * - HW_CAU_LDR_CASR - Status register  - Load Register command
 109  * - HW_CAU_LDR_CAA - Accumulator register - Load Register command
 110  * - HW_CAU_LDR_CA0 - General Purpose Register 0 - Load Register command
 111  * - HW_CAU_LDR_CA1 - General Purpose Register 1 - Load Register command
 112  * - HW_CAU_LDR_CA2 - General Purpose Register 2 - Load Register command
 113  * - HW_CAU_LDR_CA3 - General Purpose Register 3 - Load Register command
 114  * - HW_CAU_LDR_CA4 - General Purpose Register 4 - Load Register command
 115  * - HW_CAU_LDR_CA5 - General Purpose Register 5 - Load Register command
 116  * - HW_CAU_LDR_CA6 - General Purpose Register 6 - Load Register command
 117  * - HW_CAU_LDR_CA7 - General Purpose Register 7 - Load Register command
 118  * - HW_CAU_LDR_CA8 - General Purpose Register 8 - Load Register command
 119  * - HW_CAU_STR_CASR - Status register  - Store Register command
 120  * - HW_CAU_STR_CAA - Accumulator register - Store Register command
 121  * - HW_CAU_STR_CA0 - General Purpose Register 0 - Store Register command
 122  * - HW_CAU_STR_CA1 - General Purpose Register 1 - Store Register command
 123  * - HW_CAU_STR_CA2 - General Purpose Register 2 - Store Register command
 124  * - HW_CAU_STR_CA3 - General Purpose Register 3 - Store Register command
 125  * - HW_CAU_STR_CA4 - General Purpose Register 4 - Store Register command
 126  * - HW_CAU_STR_CA5 - General Purpose Register 5 - Store Register command
 127  * - HW_CAU_STR_CA6 - General Purpose Register 6 - Store Register command
 128  * - HW_CAU_STR_CA7 - General Purpose Register 7 - Store Register command
 129  * - HW_CAU_STR_CA8 - General Purpose Register 8 - Store Register command
 130  * - HW_CAU_ADR_CASR - Status register  - Add Register command
 131  * - HW_CAU_ADR_CAA - Accumulator register - Add to register command
 132  * - HW_CAU_ADR_CA0 - General Purpose Register 0 - Add to register command
 133  * - HW_CAU_ADR_CA1 - General Purpose Register 1 - Add to register command
 134  * - HW_CAU_ADR_CA2 - General Purpose Register 2 - Add to register command
 135  * - HW_CAU_ADR_CA3 - General Purpose Register 3 - Add to register command
 136  * - HW_CAU_ADR_CA4 - General Purpose Register 4 - Add to register command
 137  * - HW_CAU_ADR_CA5 - General Purpose Register 5 - Add to register command
 138  * - HW_CAU_ADR_CA6 - General Purpose Register 6 - Add to register command
 139  * - HW_CAU_ADR_CA7 - General Purpose Register 7 - Add to register command
 140  * - HW_CAU_ADR_CA8 - General Purpose Register 8 - Add to register command
 141  * - HW_CAU_RADR_CASR - Status register  - Reverse and Add to Register command
 142  * - HW_CAU_RADR_CAA - Accumulator register - Reverse and Add to Register command
 143  * - HW_CAU_RADR_CA0 - General Purpose Register 0 - Reverse and Add to Register command
 144  * - HW_CAU_RADR_CA1 - General Purpose Register 1 - Reverse and Add to Register command
 145  * - HW_CAU_RADR_CA2 - General Purpose Register 2 - Reverse and Add to Register command
 146  * - HW_CAU_RADR_CA3 - General Purpose Register 3 - Reverse and Add to Register command
 147  * - HW_CAU_RADR_CA4 - General Purpose Register 4 - Reverse and Add to Register command
 148  * - HW_CAU_RADR_CA5 - General Purpose Register 5 - Reverse and Add to Register command
 149  * - HW_CAU_RADR_CA6 - General Purpose Register 6 - Reverse and Add to Register command
 150  * - HW_CAU_RADR_CA7 - General Purpose Register 7 - Reverse and Add to Register command
 151  * - HW_CAU_RADR_CA8 - General Purpose Register 8 - Reverse and Add to Register command
 152  * - HW_CAU_XOR_CASR - Status register  - Exclusive Or command
 153  * - HW_CAU_XOR_CAA - Accumulator register - Exclusive Or command
 154  * - HW_CAU_XOR_CA0 - General Purpose Register 0 - Exclusive Or command
 155  * - HW_CAU_XOR_CA1 - General Purpose Register 1 - Exclusive Or command
 156  * - HW_CAU_XOR_CA2 - General Purpose Register 2 - Exclusive Or command
 157  * - HW_CAU_XOR_CA3 - General Purpose Register 3 - Exclusive Or command
 158  * - HW_CAU_XOR_CA4 - General Purpose Register 4 - Exclusive Or command
 159  * - HW_CAU_XOR_CA5 - General Purpose Register 5 - Exclusive Or command
 160  * - HW_CAU_XOR_CA6 - General Purpose Register 6 - Exclusive Or command
 161  * - HW_CAU_XOR_CA7 - General Purpose Register 7 - Exclusive Or command
 162  * - HW_CAU_XOR_CA8 - General Purpose Register 8 - Exclusive Or command
 163  * - HW_CAU_ROTL_CASR - Status register  - Rotate Left command
 164  * - HW_CAU_ROTL_CAA - Accumulator register - Rotate Left command
 165  * - HW_CAU_ROTL_CA0 - General Purpose Register 0 - Rotate Left command
 166  * - HW_CAU_ROTL_CA1 - General Purpose Register 1 - Rotate Left command
 167  * - HW_CAU_ROTL_CA2 - General Purpose Register 2 - Rotate Left command
 168  * - HW_CAU_ROTL_CA3 - General Purpose Register 3 - Rotate Left command
 169  * - HW_CAU_ROTL_CA4 - General Purpose Register 4 - Rotate Left command
 170  * - HW_CAU_ROTL_CA5 - General Purpose Register 5 - Rotate Left command
 171  * - HW_CAU_ROTL_CA6 - General Purpose Register 6 - Rotate Left command
 172  * - HW_CAU_ROTL_CA7 - General Purpose Register 7 - Rotate Left command
 173  * - HW_CAU_ROTL_CA8 - General Purpose Register 8 - Rotate Left command
 174  * - HW_CAU_AESC_CASR - Status register  - AES Column Operation command
 175  * - HW_CAU_AESC_CAA - Accumulator register - AES Column Operation command
 176  * - HW_CAU_AESC_CA0 - General Purpose Register 0 - AES Column Operation command
 177  * - HW_CAU_AESC_CA1 - General Purpose Register 1 - AES Column Operation command
 178  * - HW_CAU_AESC_CA2 - General Purpose Register 2 - AES Column Operation command
 179  * - HW_CAU_AESC_CA3 - General Purpose Register 3 - AES Column Operation command
 180  * - HW_CAU_AESC_CA4 - General Purpose Register 4 - AES Column Operation command
 181  * - HW_CAU_AESC_CA5 - General Purpose Register 5 - AES Column Operation command
 182  * - HW_CAU_AESC_CA6 - General Purpose Register 6 - AES Column Operation command
 183  * - HW_CAU_AESC_CA7 - General Purpose Register 7 - AES Column Operation command
 184  * - HW_CAU_AESC_CA8 - General Purpose Register 8 - AES Column Operation command
 185  * - HW_CAU_AESIC_CASR - Status register  - AES Inverse Column Operation command
 186  * - HW_CAU_AESIC_CAA - Accumulator register - AES Inverse Column Operation command
 187  * - HW_CAU_AESIC_CA0 - General Purpose Register 0 - AES Inverse Column Operation command
 188  * - HW_CAU_AESIC_CA1 - General Purpose Register 1 - AES Inverse Column Operation command
 189  * - HW_CAU_AESIC_CA2 - General Purpose Register 2 - AES Inverse Column Operation command
 190  * - HW_CAU_AESIC_CA3 - General Purpose Register 3 - AES Inverse Column Operation command
 191  * - HW_CAU_AESIC_CA4 - General Purpose Register 4 - AES Inverse Column Operation command
 192  * - HW_CAU_AESIC_CA5 - General Purpose Register 5 - AES Inverse Column Operation command
 193  * - HW_CAU_AESIC_CA6 - General Purpose Register 6 - AES Inverse Column Operation command
 194  * - HW_CAU_AESIC_CA7 - General Purpose Register 7 - AES Inverse Column Operation command
 195  * - HW_CAU_AESIC_CA8 - General Purpose Register 8 - AES Inverse Column Operation command
 196  *
 197  * - hw_cau_t - Struct containing all module registers.
 198  */
 199
 200 #define HW_CAU_INSTANCE_COUNT (1U) /*!< Number of instances of the CAU module. */
 201
 202 /*******************************************************************************
 203  * HW_CAU_DIRECT0 - Direct access register 0
 204  ******************************************************************************/
 205
 206 /*!
 207  * @brief HW_CAU_DIRECT0 - Direct access register 0 (WO)
 208  *
 209  * Reset value: 0x00000000U
 210  */
 211 typedef union _hw_cau_direct0
 212 {
 213     uint32_t U;
 214     struct _hw_cau_direct0_bitfields
 215     {
 216         uint32_t CAU_DIRECT0b : 32;    /*!< [31:0] Direct register 0 */
 217     } B;
 218 } hw_cau_direct0_t;
 219
 220 /*!
 221  * @name Constants and macros for entire CAU_DIRECT0 register
 222  */
 223 /*@{*/
 224 #define HW_CAU_DIRECT0_ADDR(x)   ((x) + 0x0U)
 225
 226 #define HW_CAU_DIRECT0(x)        (*(__O hw_cau_direct0_t *) HW_CAU_DIRECT0_ADDR(x))
 227 #define HW_CAU_DIRECT0_WR(x, v)  (HW_CAU_DIRECT0(x).U = (v))
 228 /*@}*/
 229
 230 /*
 231  * Constants & macros for individual CAU_DIRECT0 bitfields
 232  */
 233
 234 /*!
 235  * @name Register CAU_DIRECT0, field CAU_DIRECT0[31:0] (WO)
 236  */
 237 /*@{*/
 238 #define BP_CAU_DIRECT0_CAU_DIRECT0 (0U)    /*!< Bit position for CAU_DIRECT0_CAU_DIRECT0. */
 239 #define BM_CAU_DIRECT0_CAU_DIRECT0 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT0_CAU_DIRECT0. */
 240 #define BS_CAU_DIRECT0_CAU_DIRECT0 (32U)   /*!< Bit field size in bits for CAU_DIRECT0_CAU_DIRECT0. */
 241
 242 /*! @brief Format value for bitfield CAU_DIRECT0_CAU_DIRECT0. */
 243 #define BF_CAU_DIRECT0_CAU_DIRECT0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT0_CAU_DIRECT0) & BM_CAU_DIRECT0_CAU_DIRECT0)
 244 /*@}*/
 245
 246 /*******************************************************************************
 247  * HW_CAU_DIRECT1 - Direct access register 1
 248  ******************************************************************************/
 249
 250 /*!
 251  * @brief HW_CAU_DIRECT1 - Direct access register 1 (WO)
 252  *
 253  * Reset value: 0x00000000U
 254  */
 255 typedef union _hw_cau_direct1
 256 {
 257     uint32_t U;
 258     struct _hw_cau_direct1_bitfields
 259     {
 260         uint32_t CAU_DIRECT1b : 32;    /*!< [31:0] Direct register 1 */
 261     } B;
 262 } hw_cau_direct1_t;
 263
 264 /*!
 265  * @name Constants and macros for entire CAU_DIRECT1 register
 266  */
 267 /*@{*/
 268 #define HW_CAU_DIRECT1_ADDR(x)   ((x) + 0x4U)
 269
 270 #define HW_CAU_DIRECT1(x)        (*(__O hw_cau_direct1_t *) HW_CAU_DIRECT1_ADDR(x))
 271 #define HW_CAU_DIRECT1_WR(x, v)  (HW_CAU_DIRECT1(x).U = (v))
 272 /*@}*/
 273
 274 /*
 275  * Constants & macros for individual CAU_DIRECT1 bitfields
 276  */
 277
 278 /*!
 279  * @name Register CAU_DIRECT1, field CAU_DIRECT1[31:0] (WO)
 280  */
 281 /*@{*/
 282 #define BP_CAU_DIRECT1_CAU_DIRECT1 (0U)    /*!< Bit position for CAU_DIRECT1_CAU_DIRECT1. */
 283 #define BM_CAU_DIRECT1_CAU_DIRECT1 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT1_CAU_DIRECT1. */
 284 #define BS_CAU_DIRECT1_CAU_DIRECT1 (32U)   /*!< Bit field size in bits for CAU_DIRECT1_CAU_DIRECT1. */
 285
 286 /*! @brief Format value for bitfield CAU_DIRECT1_CAU_DIRECT1. */
 287 #define BF_CAU_DIRECT1_CAU_DIRECT1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT1_CAU_DIRECT1) & BM_CAU_DIRECT1_CAU_DIRECT1)
 288 /*@}*/
 289
 290 /*******************************************************************************
 291  * HW_CAU_DIRECT2 - Direct access register 2
 292  ******************************************************************************/
 293
 294 /*!
 295  * @brief HW_CAU_DIRECT2 - Direct access register 2 (WO)
 296  *
 297  * Reset value: 0x00000000U
 298  */
 299 typedef union _hw_cau_direct2
 300 {
 301     uint32_t U;
 302     struct _hw_cau_direct2_bitfields
 303     {
 304         uint32_t CAU_DIRECT2b : 32;    /*!< [31:0] Direct register 2 */
 305     } B;
 306 } hw_cau_direct2_t;
 307
 308 /*!
 309  * @name Constants and macros for entire CAU_DIRECT2 register
 310  */
 311 /*@{*/
 312 #define HW_CAU_DIRECT2_ADDR(x)   ((x) + 0x8U)
 313
 314 #define HW_CAU_DIRECT2(x)        (*(__O hw_cau_direct2_t *) HW_CAU_DIRECT2_ADDR(x))
 315 #define HW_CAU_DIRECT2_WR(x, v)  (HW_CAU_DIRECT2(x).U = (v))
 316 /*@}*/
 317
 318 /*
 319  * Constants & macros for individual CAU_DIRECT2 bitfields
 320  */
 321
 322 /*!
 323  * @name Register CAU_DIRECT2, field CAU_DIRECT2[31:0] (WO)
 324  */
 325 /*@{*/
 326 #define BP_CAU_DIRECT2_CAU_DIRECT2 (0U)    /*!< Bit position for CAU_DIRECT2_CAU_DIRECT2. */
 327 #define BM_CAU_DIRECT2_CAU_DIRECT2 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT2_CAU_DIRECT2. */
 328 #define BS_CAU_DIRECT2_CAU_DIRECT2 (32U)   /*!< Bit field size in bits for CAU_DIRECT2_CAU_DIRECT2. */
 329
 330 /*! @brief Format value for bitfield CAU_DIRECT2_CAU_DIRECT2. */
 331 #define BF_CAU_DIRECT2_CAU_DIRECT2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT2_CAU_DIRECT2) & BM_CAU_DIRECT2_CAU_DIRECT2)
 332 /*@}*/
 333
 334 /*******************************************************************************
 335  * HW_CAU_DIRECT3 - Direct access register 3
 336  ******************************************************************************/
 337
 338 /*!
 339  * @brief HW_CAU_DIRECT3 - Direct access register 3 (WO)
 340  *
 341  * Reset value: 0x00000000U
 342  */
 343 typedef union _hw_cau_direct3
 344 {
 345     uint32_t U;
 346     struct _hw_cau_direct3_bitfields
 347     {
 348         uint32_t CAU_DIRECT3b : 32;    /*!< [31:0] Direct register 3 */
 349     } B;
 350 } hw_cau_direct3_t;
 351
 352 /*!
 353  * @name Constants and macros for entire CAU_DIRECT3 register
 354  */
 355 /*@{*/
 356 #define HW_CAU_DIRECT3_ADDR(x)   ((x) + 0xCU)
 357
 358 #define HW_CAU_DIRECT3(x)        (*(__O hw_cau_direct3_t *) HW_CAU_DIRECT3_ADDR(x))
 359 #define HW_CAU_DIRECT3_WR(x, v)  (HW_CAU_DIRECT3(x).U = (v))
 360 /*@}*/
 361
 362 /*
 363  * Constants & macros for individual CAU_DIRECT3 bitfields
 364  */
 365
 366 /*!
 367  * @name Register CAU_DIRECT3, field CAU_DIRECT3[31:0] (WO)
 368  */
 369 /*@{*/
 370 #define BP_CAU_DIRECT3_CAU_DIRECT3 (0U)    /*!< Bit position for CAU_DIRECT3_CAU_DIRECT3. */
 371 #define BM_CAU_DIRECT3_CAU_DIRECT3 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT3_CAU_DIRECT3. */
 372 #define BS_CAU_DIRECT3_CAU_DIRECT3 (32U)   /*!< Bit field size in bits for CAU_DIRECT3_CAU_DIRECT3. */
 373
 374 /*! @brief Format value for bitfield CAU_DIRECT3_CAU_DIRECT3. */
 375 #define BF_CAU_DIRECT3_CAU_DIRECT3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT3_CAU_DIRECT3) & BM_CAU_DIRECT3_CAU_DIRECT3)
 376 /*@}*/
 377
 378 /*******************************************************************************
 379  * HW_CAU_DIRECT4 - Direct access register 4
 380  ******************************************************************************/
 381
 382 /*!
 383  * @brief HW_CAU_DIRECT4 - Direct access register 4 (WO)
 384  *
 385  * Reset value: 0x00000000U
 386  */
 387 typedef union _hw_cau_direct4
 388 {
 389     uint32_t U;
 390     struct _hw_cau_direct4_bitfields
 391     {
 392         uint32_t CAU_DIRECT4b : 32;    /*!< [31:0] Direct register 4 */
 393     } B;
 394 } hw_cau_direct4_t;
 395
 396 /*!
 397  * @name Constants and macros for entire CAU_DIRECT4 register
 398  */
 399 /*@{*/
 400 #define HW_CAU_DIRECT4_ADDR(x)   ((x) + 0x10U)
 401
 402 #define HW_CAU_DIRECT4(x)        (*(__O hw_cau_direct4_t *) HW_CAU_DIRECT4_ADDR(x))
 403 #define HW_CAU_DIRECT4_WR(x, v)  (HW_CAU_DIRECT4(x).U = (v))
 404 /*@}*/
 405
 406 /*
 407  * Constants & macros for individual CAU_DIRECT4 bitfields
 408  */
 409
 410 /*!
 411  * @name Register CAU_DIRECT4, field CAU_DIRECT4[31:0] (WO)
 412  */
 413 /*@{*/
 414 #define BP_CAU_DIRECT4_CAU_DIRECT4 (0U)    /*!< Bit position for CAU_DIRECT4_CAU_DIRECT4. */
 415 #define BM_CAU_DIRECT4_CAU_DIRECT4 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT4_CAU_DIRECT4. */
 416 #define BS_CAU_DIRECT4_CAU_DIRECT4 (32U)   /*!< Bit field size in bits for CAU_DIRECT4_CAU_DIRECT4. */
 417
 418 /*! @brief Format value for bitfield CAU_DIRECT4_CAU_DIRECT4. */
 419 #define BF_CAU_DIRECT4_CAU_DIRECT4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT4_CAU_DIRECT4) & BM_CAU_DIRECT4_CAU_DIRECT4)
 420 /*@}*/
 421
 422 /*******************************************************************************
 423  * HW_CAU_DIRECT5 - Direct access register 5
 424  ******************************************************************************/
 425
 426 /*!
 427  * @brief HW_CAU_DIRECT5 - Direct access register 5 (WO)
 428  *
 429  * Reset value: 0x00000000U
 430  */
 431 typedef union _hw_cau_direct5
 432 {
 433     uint32_t U;
 434     struct _hw_cau_direct5_bitfields
 435     {
 436         uint32_t CAU_DIRECT5b : 32;    /*!< [31:0] Direct register 5 */
 437     } B;
 438 } hw_cau_direct5_t;
 439
 440 /*!
 441  * @name Constants and macros for entire CAU_DIRECT5 register
 442  */
 443 /*@{*/
 444 #define HW_CAU_DIRECT5_ADDR(x)   ((x) + 0x14U)
 445
 446 #define HW_CAU_DIRECT5(x)        (*(__O hw_cau_direct5_t *) HW_CAU_DIRECT5_ADDR(x))
 447 #define HW_CAU_DIRECT5_WR(x, v)  (HW_CAU_DIRECT5(x).U = (v))
 448 /*@}*/
 449
 450 /*
 451  * Constants & macros for individual CAU_DIRECT5 bitfields
 452  */
 453
 454 /*!
 455  * @name Register CAU_DIRECT5, field CAU_DIRECT5[31:0] (WO)
 456  */
 457 /*@{*/
 458 #define BP_CAU_DIRECT5_CAU_DIRECT5 (0U)    /*!< Bit position for CAU_DIRECT5_CAU_DIRECT5. */
 459 #define BM_CAU_DIRECT5_CAU_DIRECT5 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT5_CAU_DIRECT5. */
 460 #define BS_CAU_DIRECT5_CAU_DIRECT5 (32U)   /*!< Bit field size in bits for CAU_DIRECT5_CAU_DIRECT5. */
 461
 462 /*! @brief Format value for bitfield CAU_DIRECT5_CAU_DIRECT5. */
 463 #define BF_CAU_DIRECT5_CAU_DIRECT5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT5_CAU_DIRECT5) & BM_CAU_DIRECT5_CAU_DIRECT5)
 464 /*@}*/
 465
 466 /*******************************************************************************
 467  * HW_CAU_DIRECT6 - Direct access register 6
 468  ******************************************************************************/
 469
 470 /*!
 471  * @brief HW_CAU_DIRECT6 - Direct access register 6 (WO)
 472  *
 473  * Reset value: 0x00000000U
 474  */
 475 typedef union _hw_cau_direct6
 476 {
 477     uint32_t U;
 478     struct _hw_cau_direct6_bitfields
 479     {
 480         uint32_t CAU_DIRECT6b : 32;    /*!< [31:0] Direct register 6 */
 481     } B;
 482 } hw_cau_direct6_t;
 483
 484 /*!
 485  * @name Constants and macros for entire CAU_DIRECT6 register
 486  */
 487 /*@{*/
 488 #define HW_CAU_DIRECT6_ADDR(x)   ((x) + 0x18U)
 489
 490 #define HW_CAU_DIRECT6(x)        (*(__O hw_cau_direct6_t *) HW_CAU_DIRECT6_ADDR(x))
 491 #define HW_CAU_DIRECT6_WR(x, v)  (HW_CAU_DIRECT6(x).U = (v))
 492 /*@}*/
 493
 494 /*
 495  * Constants & macros for individual CAU_DIRECT6 bitfields
 496  */
 497
 498 /*!
 499  * @name Register CAU_DIRECT6, field CAU_DIRECT6[31:0] (WO)
 500  */
 501 /*@{*/
 502 #define BP_CAU_DIRECT6_CAU_DIRECT6 (0U)    /*!< Bit position for CAU_DIRECT6_CAU_DIRECT6. */
 503 #define BM_CAU_DIRECT6_CAU_DIRECT6 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT6_CAU_DIRECT6. */
 504 #define BS_CAU_DIRECT6_CAU_DIRECT6 (32U)   /*!< Bit field size in bits for CAU_DIRECT6_CAU_DIRECT6. */
 505
 506 /*! @brief Format value for bitfield CAU_DIRECT6_CAU_DIRECT6. */
 507 #define BF_CAU_DIRECT6_CAU_DIRECT6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT6_CAU_DIRECT6) & BM_CAU_DIRECT6_CAU_DIRECT6)
 508 /*@}*/
 509
 510 /*******************************************************************************
 511  * HW_CAU_DIRECT7 - Direct access register 7
 512  ******************************************************************************/
 513
 514 /*!
 515  * @brief HW_CAU_DIRECT7 - Direct access register 7 (WO)
 516  *
 517  * Reset value: 0x00000000U
 518  */
 519 typedef union _hw_cau_direct7
 520 {
 521     uint32_t U;
 522     struct _hw_cau_direct7_bitfields
 523     {
 524         uint32_t CAU_DIRECT7b : 32;    /*!< [31:0] Direct register 7 */
 525     } B;
 526 } hw_cau_direct7_t;
 527
 528 /*!
 529  * @name Constants and macros for entire CAU_DIRECT7 register
 530  */
 531 /*@{*/
 532 #define HW_CAU_DIRECT7_ADDR(x)   ((x) + 0x1CU)
 533
 534 #define HW_CAU_DIRECT7(x)        (*(__O hw_cau_direct7_t *) HW_CAU_DIRECT7_ADDR(x))
 535 #define HW_CAU_DIRECT7_WR(x, v)  (HW_CAU_DIRECT7(x).U = (v))
 536 /*@}*/
 537
 538 /*
 539  * Constants & macros for individual CAU_DIRECT7 bitfields
 540  */
 541
 542 /*!
 543  * @name Register CAU_DIRECT7, field CAU_DIRECT7[31:0] (WO)
 544  */
 545 /*@{*/
 546 #define BP_CAU_DIRECT7_CAU_DIRECT7 (0U)    /*!< Bit position for CAU_DIRECT7_CAU_DIRECT7. */
 547 #define BM_CAU_DIRECT7_CAU_DIRECT7 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT7_CAU_DIRECT7. */
 548 #define BS_CAU_DIRECT7_CAU_DIRECT7 (32U)   /*!< Bit field size in bits for CAU_DIRECT7_CAU_DIRECT7. */
 549
 550 /*! @brief Format value for bitfield CAU_DIRECT7_CAU_DIRECT7. */
 551 #define BF_CAU_DIRECT7_CAU_DIRECT7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT7_CAU_DIRECT7) & BM_CAU_DIRECT7_CAU_DIRECT7)
 552 /*@}*/
 553
 554 /*******************************************************************************
 555  * HW_CAU_DIRECT8 - Direct access register 8
 556  ******************************************************************************/
 557
 558 /*!
 559  * @brief HW_CAU_DIRECT8 - Direct access register 8 (WO)
 560  *
 561  * Reset value: 0x00000000U
 562  */
 563 typedef union _hw_cau_direct8
 564 {
 565     uint32_t U;
 566     struct _hw_cau_direct8_bitfields
 567     {
 568         uint32_t CAU_DIRECT8b : 32;    /*!< [31:0] Direct register 8 */
 569     } B;
 570 } hw_cau_direct8_t;
 571
 572 /*!
 573  * @name Constants and macros for entire CAU_DIRECT8 register
 574  */
 575 /*@{*/
 576 #define HW_CAU_DIRECT8_ADDR(x)   ((x) + 0x20U)
 577
 578 #define HW_CAU_DIRECT8(x)        (*(__O hw_cau_direct8_t *) HW_CAU_DIRECT8_ADDR(x))
 579 #define HW_CAU_DIRECT8_WR(x, v)  (HW_CAU_DIRECT8(x).U = (v))
 580 /*@}*/
 581
 582 /*
 583  * Constants & macros for individual CAU_DIRECT8 bitfields
 584  */
 585
 586 /*!
 587  * @name Register CAU_DIRECT8, field CAU_DIRECT8[31:0] (WO)
 588  */
 589 /*@{*/
 590 #define BP_CAU_DIRECT8_CAU_DIRECT8 (0U)    /*!< Bit position for CAU_DIRECT8_CAU_DIRECT8. */
 591 #define BM_CAU_DIRECT8_CAU_DIRECT8 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT8_CAU_DIRECT8. */
 592 #define BS_CAU_DIRECT8_CAU_DIRECT8 (32U)   /*!< Bit field size in bits for CAU_DIRECT8_CAU_DIRECT8. */
 593
 594 /*! @brief Format value for bitfield CAU_DIRECT8_CAU_DIRECT8. */
 595 #define BF_CAU_DIRECT8_CAU_DIRECT8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT8_CAU_DIRECT8) & BM_CAU_DIRECT8_CAU_DIRECT8)
 596 /*@}*/
 597
 598 /*******************************************************************************
 599  * HW_CAU_DIRECT9 - Direct access register 9
 600  ******************************************************************************/
 601
 602 /*!
 603  * @brief HW_CAU_DIRECT9 - Direct access register 9 (WO)
 604  *
 605  * Reset value: 0x00000000U
 606  */
 607 typedef union _hw_cau_direct9
 608 {
 609     uint32_t U;
 610     struct _hw_cau_direct9_bitfields
 611     {
 612         uint32_t CAU_DIRECT9b : 32;    /*!< [31:0] Direct register 9 */
 613     } B;
 614 } hw_cau_direct9_t;
 615
 616 /*!
 617  * @name Constants and macros for entire CAU_DIRECT9 register
 618  */
 619 /*@{*/
 620 #define HW_CAU_DIRECT9_ADDR(x)   ((x) + 0x24U)
 621
 622 #define HW_CAU_DIRECT9(x)        (*(__O hw_cau_direct9_t *) HW_CAU_DIRECT9_ADDR(x))
 623 #define HW_CAU_DIRECT9_WR(x, v)  (HW_CAU_DIRECT9(x).U = (v))
 624 /*@}*/
 625
 626 /*
 627  * Constants & macros for individual CAU_DIRECT9 bitfields
 628  */
 629
 630 /*!
 631  * @name Register CAU_DIRECT9, field CAU_DIRECT9[31:0] (WO)
 632  */
 633 /*@{*/
 634 #define BP_CAU_DIRECT9_CAU_DIRECT9 (0U)    /*!< Bit position for CAU_DIRECT9_CAU_DIRECT9. */
 635 #define BM_CAU_DIRECT9_CAU_DIRECT9 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT9_CAU_DIRECT9. */
 636 #define BS_CAU_DIRECT9_CAU_DIRECT9 (32U)   /*!< Bit field size in bits for CAU_DIRECT9_CAU_DIRECT9. */
 637
 638 /*! @brief Format value for bitfield CAU_DIRECT9_CAU_DIRECT9. */
 639 #define BF_CAU_DIRECT9_CAU_DIRECT9(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT9_CAU_DIRECT9) & BM_CAU_DIRECT9_CAU_DIRECT9)
 640 /*@}*/
 641
 642 /*******************************************************************************
 643  * HW_CAU_DIRECT10 - Direct access register 10
 644  ******************************************************************************/
 645
 646 /*!
 647  * @brief HW_CAU_DIRECT10 - Direct access register 10 (WO)
 648  *
 649  * Reset value: 0x00000000U
 650  */
 651 typedef union _hw_cau_direct10
 652 {
 653     uint32_t U;
 654     struct _hw_cau_direct10_bitfields
 655     {
 656         uint32_t CAU_DIRECT10b : 32;   /*!< [31:0] Direct register 10 */
 657     } B;
 658 } hw_cau_direct10_t;
 659
 660 /*!
 661  * @name Constants and macros for entire CAU_DIRECT10 register
 662  */
 663 /*@{*/
 664 #define HW_CAU_DIRECT10_ADDR(x)  ((x) + 0x28U)
 665
 666 #define HW_CAU_DIRECT10(x)       (*(__O hw_cau_direct10_t *) HW_CAU_DIRECT10_ADDR(x))
 667 #define HW_CAU_DIRECT10_WR(x, v) (HW_CAU_DIRECT10(x).U = (v))
 668 /*@}*/
 669
 670 /*
 671  * Constants & macros for individual CAU_DIRECT10 bitfields
 672  */
 673
 674 /*!
 675  * @name Register CAU_DIRECT10, field CAU_DIRECT10[31:0] (WO)
 676  */
 677 /*@{*/
 678 #define BP_CAU_DIRECT10_CAU_DIRECT10 (0U)  /*!< Bit position for CAU_DIRECT10_CAU_DIRECT10. */
 679 #define BM_CAU_DIRECT10_CAU_DIRECT10 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT10_CAU_DIRECT10. */
 680 #define BS_CAU_DIRECT10_CAU_DIRECT10 (32U) /*!< Bit field size in bits for CAU_DIRECT10_CAU_DIRECT10. */
 681
 682 /*! @brief Format value for bitfield CAU_DIRECT10_CAU_DIRECT10. */
 683 #define BF_CAU_DIRECT10_CAU_DIRECT10(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT10_CAU_DIRECT10) & BM_CAU_DIRECT10_CAU_DIRECT10)
 684 /*@}*/
 685
 686 /*******************************************************************************
 687  * HW_CAU_DIRECT11 - Direct access register 11
 688  ******************************************************************************/
 689
 690 /*!
 691  * @brief HW_CAU_DIRECT11 - Direct access register 11 (WO)
 692  *
 693  * Reset value: 0x00000000U
 694  */
 695 typedef union _hw_cau_direct11
 696 {
 697     uint32_t U;
 698     struct _hw_cau_direct11_bitfields
 699     {
 700         uint32_t CAU_DIRECT11b : 32;   /*!< [31:0] Direct register 11 */
 701     } B;
 702 } hw_cau_direct11_t;
 703
 704 /*!
 705  * @name Constants and macros for entire CAU_DIRECT11 register
 706  */
 707 /*@{*/
 708 #define HW_CAU_DIRECT11_ADDR(x)  ((x) + 0x2CU)
 709
 710 #define HW_CAU_DIRECT11(x)       (*(__O hw_cau_direct11_t *) HW_CAU_DIRECT11_ADDR(x))
 711 #define HW_CAU_DIRECT11_WR(x, v) (HW_CAU_DIRECT11(x).U = (v))
 712 /*@}*/
 713
 714 /*
 715  * Constants & macros for individual CAU_DIRECT11 bitfields
 716  */
 717
 718 /*!
 719  * @name Register CAU_DIRECT11, field CAU_DIRECT11[31:0] (WO)
 720  */
 721 /*@{*/
 722 #define BP_CAU_DIRECT11_CAU_DIRECT11 (0U)  /*!< Bit position for CAU_DIRECT11_CAU_DIRECT11. */
 723 #define BM_CAU_DIRECT11_CAU_DIRECT11 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT11_CAU_DIRECT11. */
 724 #define BS_CAU_DIRECT11_CAU_DIRECT11 (32U) /*!< Bit field size in bits for CAU_DIRECT11_CAU_DIRECT11. */
 725
 726 /*! @brief Format value for bitfield CAU_DIRECT11_CAU_DIRECT11. */
 727 #define BF_CAU_DIRECT11_CAU_DIRECT11(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT11_CAU_DIRECT11) & BM_CAU_DIRECT11_CAU_DIRECT11)
 728 /*@}*/
 729
 730 /*******************************************************************************
 731  * HW_CAU_DIRECT12 - Direct access register 12
 732  ******************************************************************************/
 733
 734 /*!
 735  * @brief HW_CAU_DIRECT12 - Direct access register 12 (WO)
 736  *
 737  * Reset value: 0x00000000U
 738  */
 739 typedef union _hw_cau_direct12
 740 {
 741     uint32_t U;
 742     struct _hw_cau_direct12_bitfields
 743     {
 744         uint32_t CAU_DIRECT12b : 32;   /*!< [31:0] Direct register 12 */
 745     } B;
 746 } hw_cau_direct12_t;
 747
 748 /*!
 749  * @name Constants and macros for entire CAU_DIRECT12 register
 750  */
 751 /*@{*/
 752 #define HW_CAU_DIRECT12_ADDR(x)  ((x) + 0x30U)
 753
 754 #define HW_CAU_DIRECT12(x)       (*(__O hw_cau_direct12_t *) HW_CAU_DIRECT12_ADDR(x))
 755 #define HW_CAU_DIRECT12_WR(x, v) (HW_CAU_DIRECT12(x).U = (v))
 756 /*@}*/
 757
 758 /*
 759  * Constants & macros for individual CAU_DIRECT12 bitfields
 760  */
 761
 762 /*!
 763  * @name Register CAU_DIRECT12, field CAU_DIRECT12[31:0] (WO)
 764  */
 765 /*@{*/
 766 #define BP_CAU_DIRECT12_CAU_DIRECT12 (0U)  /*!< Bit position for CAU_DIRECT12_CAU_DIRECT12. */
 767 #define BM_CAU_DIRECT12_CAU_DIRECT12 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT12_CAU_DIRECT12. */
 768 #define BS_CAU_DIRECT12_CAU_DIRECT12 (32U) /*!< Bit field size in bits for CAU_DIRECT12_CAU_DIRECT12. */
 769
 770 /*! @brief Format value for bitfield CAU_DIRECT12_CAU_DIRECT12. */
 771 #define BF_CAU_DIRECT12_CAU_DIRECT12(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT12_CAU_DIRECT12) & BM_CAU_DIRECT12_CAU_DIRECT12)
 772 /*@}*/
 773
 774 /*******************************************************************************
 775  * HW_CAU_DIRECT13 - Direct access register 13
 776  ******************************************************************************/
 777
 778 /*!
 779  * @brief HW_CAU_DIRECT13 - Direct access register 13 (WO)
 780  *
 781  * Reset value: 0x00000000U
 782  */
 783 typedef union _hw_cau_direct13
 784 {
 785     uint32_t U;
 786     struct _hw_cau_direct13_bitfields
 787     {
 788         uint32_t CAU_DIRECT13b : 32;   /*!< [31:0] Direct register 13 */
 789     } B;
 790 } hw_cau_direct13_t;
 791
 792 /*!
 793  * @name Constants and macros for entire CAU_DIRECT13 register
 794  */
 795 /*@{*/
 796 #define HW_CAU_DIRECT13_ADDR(x)  ((x) + 0x34U)
 797
 798 #define HW_CAU_DIRECT13(x)       (*(__O hw_cau_direct13_t *) HW_CAU_DIRECT13_ADDR(x))
 799 #define HW_CAU_DIRECT13_WR(x, v) (HW_CAU_DIRECT13(x).U = (v))
 800 /*@}*/
 801
 802 /*
 803  * Constants & macros for individual CAU_DIRECT13 bitfields
 804  */
 805
 806 /*!
 807  * @name Register CAU_DIRECT13, field CAU_DIRECT13[31:0] (WO)
 808  */
 809 /*@{*/
 810 #define BP_CAU_DIRECT13_CAU_DIRECT13 (0U)  /*!< Bit position for CAU_DIRECT13_CAU_DIRECT13. */
 811 #define BM_CAU_DIRECT13_CAU_DIRECT13 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT13_CAU_DIRECT13. */
 812 #define BS_CAU_DIRECT13_CAU_DIRECT13 (32U) /*!< Bit field size in bits for CAU_DIRECT13_CAU_DIRECT13. */
 813
 814 /*! @brief Format value for bitfield CAU_DIRECT13_CAU_DIRECT13. */
 815 #define BF_CAU_DIRECT13_CAU_DIRECT13(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT13_CAU_DIRECT13) & BM_CAU_DIRECT13_CAU_DIRECT13)
 816 /*@}*/
 817
 818 /*******************************************************************************
 819  * HW_CAU_DIRECT14 - Direct access register 14
 820  ******************************************************************************/
 821
 822 /*!
 823  * @brief HW_CAU_DIRECT14 - Direct access register 14 (WO)
 824  *
 825  * Reset value: 0x00000000U
 826  */
 827 typedef union _hw_cau_direct14
 828 {
 829     uint32_t U;
 830     struct _hw_cau_direct14_bitfields
 831     {
 832         uint32_t CAU_DIRECT14b : 32;   /*!< [31:0] Direct register 14 */
 833     } B;
 834 } hw_cau_direct14_t;
 835
 836 /*!
 837  * @name Constants and macros for entire CAU_DIRECT14 register
 838  */
 839 /*@{*/
 840 #define HW_CAU_DIRECT14_ADDR(x)  ((x) + 0x38U)
 841
 842 #define HW_CAU_DIRECT14(x)       (*(__O hw_cau_direct14_t *) HW_CAU_DIRECT14_ADDR(x))
 843 #define HW_CAU_DIRECT14_WR(x, v) (HW_CAU_DIRECT14(x).U = (v))
 844 /*@}*/
 845
 846 /*
 847  * Constants & macros for individual CAU_DIRECT14 bitfields
 848  */
 849
 850 /*!
 851  * @name Register CAU_DIRECT14, field CAU_DIRECT14[31:0] (WO)
 852  */
 853 /*@{*/
 854 #define BP_CAU_DIRECT14_CAU_DIRECT14 (0U)  /*!< Bit position for CAU_DIRECT14_CAU_DIRECT14. */
 855 #define BM_CAU_DIRECT14_CAU_DIRECT14 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT14_CAU_DIRECT14. */
 856 #define BS_CAU_DIRECT14_CAU_DIRECT14 (32U) /*!< Bit field size in bits for CAU_DIRECT14_CAU_DIRECT14. */
 857
 858 /*! @brief Format value for bitfield CAU_DIRECT14_CAU_DIRECT14. */
 859 #define BF_CAU_DIRECT14_CAU_DIRECT14(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT14_CAU_DIRECT14) & BM_CAU_DIRECT14_CAU_DIRECT14)
 860 /*@}*/
 861
 862 /*******************************************************************************
 863  * HW_CAU_DIRECT15 - Direct access register 15
 864  ******************************************************************************/
 865
 866 /*!
 867  * @brief HW_CAU_DIRECT15 - Direct access register 15 (WO)
 868  *
 869  * Reset value: 0x00000000U
 870  */
 871 typedef union _hw_cau_direct15
 872 {
 873     uint32_t U;
 874     struct _hw_cau_direct15_bitfields
 875     {
 876         uint32_t CAU_DIRECT15b : 32;   /*!< [31:0] Direct register 15 */
 877     } B;
 878 } hw_cau_direct15_t;
 879
 880 /*!
 881  * @name Constants and macros for entire CAU_DIRECT15 register
 882  */
 883 /*@{*/
 884 #define HW_CAU_DIRECT15_ADDR(x)  ((x) + 0x3CU)
 885
 886 #define HW_CAU_DIRECT15(x)       (*(__O hw_cau_direct15_t *) HW_CAU_DIRECT15_ADDR(x))
 887 #define HW_CAU_DIRECT15_WR(x, v) (HW_CAU_DIRECT15(x).U = (v))
 888 /*@}*/
 889
 890 /*
 891  * Constants & macros for individual CAU_DIRECT15 bitfields
 892  */
 893
 894 /*!
 895  * @name Register CAU_DIRECT15, field CAU_DIRECT15[31:0] (WO)
 896  */
 897 /*@{*/
 898 #define BP_CAU_DIRECT15_CAU_DIRECT15 (0U)  /*!< Bit position for CAU_DIRECT15_CAU_DIRECT15. */
 899 #define BM_CAU_DIRECT15_CAU_DIRECT15 (0xFFFFFFFFU) /*!< Bit mask for CAU_DIRECT15_CAU_DIRECT15. */
 900 #define BS_CAU_DIRECT15_CAU_DIRECT15 (32U) /*!< Bit field size in bits for CAU_DIRECT15_CAU_DIRECT15. */
 901
 902 /*! @brief Format value for bitfield CAU_DIRECT15_CAU_DIRECT15. */
 903 #define BF_CAU_DIRECT15_CAU_DIRECT15(v) ((uint32_t)((uint32_t)(v) << BP_CAU_DIRECT15_CAU_DIRECT15) & BM_CAU_DIRECT15_CAU_DIRECT15)
 904 /*@}*/
 905
 906 /*******************************************************************************
 907  * HW_CAU_LDR_CASR - Status register  - Load Register command
 908  ******************************************************************************/
 909
 910 /*!
 911  * @brief HW_CAU_LDR_CASR - Status register  - Load Register command (WO)
 912  *
 913  * Reset value: 0x20000000U
 914  */
 915 typedef union _hw_cau_ldr_casr
 916 {
 917     uint32_t U;
 918     struct _hw_cau_ldr_casr_bitfields
 919     {
 920         uint32_t IC : 1;               /*!< [0]  */
 921         uint32_t DPE : 1;              /*!< [1]  */
 922         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
 923         uint32_t VER : 4;              /*!< [31:28] CAU version */
 924     } B;
 925 } hw_cau_ldr_casr_t;
 926
 927 /*!
 928  * @name Constants and macros for entire CAU_LDR_CASR register
 929  */
 930 /*@{*/
 931 #define HW_CAU_LDR_CASR_ADDR(x)  ((x) + 0x840U)
 932
 933 #define HW_CAU_LDR_CASR(x)       (*(__O hw_cau_ldr_casr_t *) HW_CAU_LDR_CASR_ADDR(x))
 934 #define HW_CAU_LDR_CASR_WR(x, v) (HW_CAU_LDR_CASR(x).U = (v))
 935 /*@}*/
 936
 937 /*
 938  * Constants & macros for individual CAU_LDR_CASR bitfields
 939  */
 940
 941 /*!
 942  * @name Register CAU_LDR_CASR, field IC[0] (WO)
 943  *
 944  * Values:
 945  * - 0 - No illegal commands issued
 946  * - 1 - Illegal command issued
 947  */
 948 /*@{*/
 949 #define BP_CAU_LDR_CASR_IC   (0U)          /*!< Bit position for CAU_LDR_CASR_IC. */
 950 #define BM_CAU_LDR_CASR_IC   (0x00000001U) /*!< Bit mask for CAU_LDR_CASR_IC. */
 951 #define BS_CAU_LDR_CASR_IC   (1U)          /*!< Bit field size in bits for CAU_LDR_CASR_IC. */
 952
 953 /*! @brief Format value for bitfield CAU_LDR_CASR_IC. */
 954 #define BF_CAU_LDR_CASR_IC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CASR_IC) & BM_CAU_LDR_CASR_IC)
 955 /*@}*/
 956
 957 /*!
 958  * @name Register CAU_LDR_CASR, field DPE[1] (WO)
 959  *
 960  * Values:
 961  * - 0 - No error detected
 962  * - 1 - DES key parity error detected
 963  */
 964 /*@{*/
 965 #define BP_CAU_LDR_CASR_DPE  (1U)          /*!< Bit position for CAU_LDR_CASR_DPE. */
 966 #define BM_CAU_LDR_CASR_DPE  (0x00000002U) /*!< Bit mask for CAU_LDR_CASR_DPE. */
 967 #define BS_CAU_LDR_CASR_DPE  (1U)          /*!< Bit field size in bits for CAU_LDR_CASR_DPE. */
 968
 969 /*! @brief Format value for bitfield CAU_LDR_CASR_DPE. */
 970 #define BF_CAU_LDR_CASR_DPE(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CASR_DPE) & BM_CAU_LDR_CASR_DPE)
 971 /*@}*/
 972
 973 /*!
 974  * @name Register CAU_LDR_CASR, field VER[31:28] (WO)
 975  *
 976  * Values:
 977  * - 0001 - Initial CAU version
 978  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
 979  *     value on this device)
 980  */
 981 /*@{*/
 982 #define BP_CAU_LDR_CASR_VER  (28U)         /*!< Bit position for CAU_LDR_CASR_VER. */
 983 #define BM_CAU_LDR_CASR_VER  (0xF0000000U) /*!< Bit mask for CAU_LDR_CASR_VER. */
 984 #define BS_CAU_LDR_CASR_VER  (4U)          /*!< Bit field size in bits for CAU_LDR_CASR_VER. */
 985
 986 /*! @brief Format value for bitfield CAU_LDR_CASR_VER. */
 987 #define BF_CAU_LDR_CASR_VER(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CASR_VER) & BM_CAU_LDR_CASR_VER)
 988 /*@}*/
 989
 990 /*******************************************************************************
 991  * HW_CAU_LDR_CAA - Accumulator register - Load Register command
 992  ******************************************************************************/
 993
 994 /*!
 995  * @brief HW_CAU_LDR_CAA - Accumulator register - Load Register command (WO)
 996  *
 997  * Reset value: 0x00000000U
 998  */
 999 typedef union _hw_cau_ldr_caa
1000 {
1001     uint32_t U;
1002     struct _hw_cau_ldr_caa_bitfields
1003     {
1004         uint32_t ACC : 32;             /*!< [31:0] ACC */
1005     } B;
1006 } hw_cau_ldr_caa_t;
1007
1008 /*!
1009  * @name Constants and macros for entire CAU_LDR_CAA register
1010  */
1011 /*@{*/
1012 #define HW_CAU_LDR_CAA_ADDR(x)   ((x) + 0x844U)
1013
1014 #define HW_CAU_LDR_CAA(x)        (*(__O hw_cau_ldr_caa_t *) HW_CAU_LDR_CAA_ADDR(x))
1015 #define HW_CAU_LDR_CAA_WR(x, v)  (HW_CAU_LDR_CAA(x).U = (v))
1016 /*@}*/
1017
1018 /*
1019  * Constants & macros for individual CAU_LDR_CAA bitfields
1020  */
1021
1022 /*!
1023  * @name Register CAU_LDR_CAA, field ACC[31:0] (WO)
1024  */
1025 /*@{*/
1026 #define BP_CAU_LDR_CAA_ACC   (0U)          /*!< Bit position for CAU_LDR_CAA_ACC. */
1027 #define BM_CAU_LDR_CAA_ACC   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CAA_ACC. */
1028 #define BS_CAU_LDR_CAA_ACC   (32U)         /*!< Bit field size in bits for CAU_LDR_CAA_ACC. */
1029
1030 /*! @brief Format value for bitfield CAU_LDR_CAA_ACC. */
1031 #define BF_CAU_LDR_CAA_ACC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CAA_ACC) & BM_CAU_LDR_CAA_ACC)
1032 /*@}*/
1033
1034 /*******************************************************************************
1035  * HW_CAU_LDR_CA0 - General Purpose Register 0 - Load Register command
1036  ******************************************************************************/
1037
1038 /*!
1039  * @brief HW_CAU_LDR_CA0 - General Purpose Register 0 - Load Register command (WO)
1040  *
1041  * Reset value: 0x00000000U
1042  */
1043 typedef union _hw_cau_ldr_ca0
1044 {
1045     uint32_t U;
1046     struct _hw_cau_ldr_ca0_bitfields
1047     {
1048         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
1049     } B;
1050 } hw_cau_ldr_ca0_t;
1051
1052 /*!
1053  * @name Constants and macros for entire CAU_LDR_CA0 register
1054  */
1055 /*@{*/
1056 #define HW_CAU_LDR_CA0_ADDR(x)   ((x) + 0x848U)
1057
1058 #define HW_CAU_LDR_CA0(x)        (*(__O hw_cau_ldr_ca0_t *) HW_CAU_LDR_CA0_ADDR(x))
1059 #define HW_CAU_LDR_CA0_WR(x, v)  (HW_CAU_LDR_CA0(x).U = (v))
1060 /*@}*/
1061
1062 /*
1063  * Constants & macros for individual CAU_LDR_CA0 bitfields
1064  */
1065
1066 /*!
1067  * @name Register CAU_LDR_CA0, field CA0[31:0] (WO)
1068  */
1069 /*@{*/
1070 #define BP_CAU_LDR_CA0_CA0   (0U)          /*!< Bit position for CAU_LDR_CA0_CA0. */
1071 #define BM_CAU_LDR_CA0_CA0   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA0_CA0. */
1072 #define BS_CAU_LDR_CA0_CA0   (32U)         /*!< Bit field size in bits for CAU_LDR_CA0_CA0. */
1073
1074 /*! @brief Format value for bitfield CAU_LDR_CA0_CA0. */
1075 #define BF_CAU_LDR_CA0_CA0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA0_CA0) & BM_CAU_LDR_CA0_CA0)
1076 /*@}*/
1077
1078 /*******************************************************************************
1079  * HW_CAU_LDR_CA1 - General Purpose Register 1 - Load Register command
1080  ******************************************************************************/
1081
1082 /*!
1083  * @brief HW_CAU_LDR_CA1 - General Purpose Register 1 - Load Register command (WO)
1084  *
1085  * Reset value: 0x00000000U
1086  */
1087 typedef union _hw_cau_ldr_ca1
1088 {
1089     uint32_t U;
1090     struct _hw_cau_ldr_ca1_bitfields
1091     {
1092         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
1093     } B;
1094 } hw_cau_ldr_ca1_t;
1095
1096 /*!
1097  * @name Constants and macros for entire CAU_LDR_CA1 register
1098  */
1099 /*@{*/
1100 #define HW_CAU_LDR_CA1_ADDR(x)   ((x) + 0x84CU)
1101
1102 #define HW_CAU_LDR_CA1(x)        (*(__O hw_cau_ldr_ca1_t *) HW_CAU_LDR_CA1_ADDR(x))
1103 #define HW_CAU_LDR_CA1_WR(x, v)  (HW_CAU_LDR_CA1(x).U = (v))
1104 /*@}*/
1105
1106 /*
1107  * Constants & macros for individual CAU_LDR_CA1 bitfields
1108  */
1109
1110 /*!
1111  * @name Register CAU_LDR_CA1, field CA1[31:0] (WO)
1112  */
1113 /*@{*/
1114 #define BP_CAU_LDR_CA1_CA1   (0U)          /*!< Bit position for CAU_LDR_CA1_CA1. */
1115 #define BM_CAU_LDR_CA1_CA1   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA1_CA1. */
1116 #define BS_CAU_LDR_CA1_CA1   (32U)         /*!< Bit field size in bits for CAU_LDR_CA1_CA1. */
1117
1118 /*! @brief Format value for bitfield CAU_LDR_CA1_CA1. */
1119 #define BF_CAU_LDR_CA1_CA1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA1_CA1) & BM_CAU_LDR_CA1_CA1)
1120 /*@}*/
1121
1122 /*******************************************************************************
1123  * HW_CAU_LDR_CA2 - General Purpose Register 2 - Load Register command
1124  ******************************************************************************/
1125
1126 /*!
1127  * @brief HW_CAU_LDR_CA2 - General Purpose Register 2 - Load Register command (WO)
1128  *
1129  * Reset value: 0x00000000U
1130  */
1131 typedef union _hw_cau_ldr_ca2
1132 {
1133     uint32_t U;
1134     struct _hw_cau_ldr_ca2_bitfields
1135     {
1136         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
1137     } B;
1138 } hw_cau_ldr_ca2_t;
1139
1140 /*!
1141  * @name Constants and macros for entire CAU_LDR_CA2 register
1142  */
1143 /*@{*/
1144 #define HW_CAU_LDR_CA2_ADDR(x)   ((x) + 0x850U)
1145
1146 #define HW_CAU_LDR_CA2(x)        (*(__O hw_cau_ldr_ca2_t *) HW_CAU_LDR_CA2_ADDR(x))
1147 #define HW_CAU_LDR_CA2_WR(x, v)  (HW_CAU_LDR_CA2(x).U = (v))
1148 /*@}*/
1149
1150 /*
1151  * Constants & macros for individual CAU_LDR_CA2 bitfields
1152  */
1153
1154 /*!
1155  * @name Register CAU_LDR_CA2, field CA2[31:0] (WO)
1156  */
1157 /*@{*/
1158 #define BP_CAU_LDR_CA2_CA2   (0U)          /*!< Bit position for CAU_LDR_CA2_CA2. */
1159 #define BM_CAU_LDR_CA2_CA2   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA2_CA2. */
1160 #define BS_CAU_LDR_CA2_CA2   (32U)         /*!< Bit field size in bits for CAU_LDR_CA2_CA2. */
1161
1162 /*! @brief Format value for bitfield CAU_LDR_CA2_CA2. */
1163 #define BF_CAU_LDR_CA2_CA2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA2_CA2) & BM_CAU_LDR_CA2_CA2)
1164 /*@}*/
1165
1166 /*******************************************************************************
1167  * HW_CAU_LDR_CA3 - General Purpose Register 3 - Load Register command
1168  ******************************************************************************/
1169
1170 /*!
1171  * @brief HW_CAU_LDR_CA3 - General Purpose Register 3 - Load Register command (WO)
1172  *
1173  * Reset value: 0x00000000U
1174  */
1175 typedef union _hw_cau_ldr_ca3
1176 {
1177     uint32_t U;
1178     struct _hw_cau_ldr_ca3_bitfields
1179     {
1180         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
1181     } B;
1182 } hw_cau_ldr_ca3_t;
1183
1184 /*!
1185  * @name Constants and macros for entire CAU_LDR_CA3 register
1186  */
1187 /*@{*/
1188 #define HW_CAU_LDR_CA3_ADDR(x)   ((x) + 0x854U)
1189
1190 #define HW_CAU_LDR_CA3(x)        (*(__O hw_cau_ldr_ca3_t *) HW_CAU_LDR_CA3_ADDR(x))
1191 #define HW_CAU_LDR_CA3_WR(x, v)  (HW_CAU_LDR_CA3(x).U = (v))
1192 /*@}*/
1193
1194 /*
1195  * Constants & macros for individual CAU_LDR_CA3 bitfields
1196  */
1197
1198 /*!
1199  * @name Register CAU_LDR_CA3, field CA3[31:0] (WO)
1200  */
1201 /*@{*/
1202 #define BP_CAU_LDR_CA3_CA3   (0U)          /*!< Bit position for CAU_LDR_CA3_CA3. */
1203 #define BM_CAU_LDR_CA3_CA3   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA3_CA3. */
1204 #define BS_CAU_LDR_CA3_CA3   (32U)         /*!< Bit field size in bits for CAU_LDR_CA3_CA3. */
1205
1206 /*! @brief Format value for bitfield CAU_LDR_CA3_CA3. */
1207 #define BF_CAU_LDR_CA3_CA3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA3_CA3) & BM_CAU_LDR_CA3_CA3)
1208 /*@}*/
1209
1210 /*******************************************************************************
1211  * HW_CAU_LDR_CA4 - General Purpose Register 4 - Load Register command
1212  ******************************************************************************/
1213
1214 /*!
1215  * @brief HW_CAU_LDR_CA4 - General Purpose Register 4 - Load Register command (WO)
1216  *
1217  * Reset value: 0x00000000U
1218  */
1219 typedef union _hw_cau_ldr_ca4
1220 {
1221     uint32_t U;
1222     struct _hw_cau_ldr_ca4_bitfields
1223     {
1224         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
1225     } B;
1226 } hw_cau_ldr_ca4_t;
1227
1228 /*!
1229  * @name Constants and macros for entire CAU_LDR_CA4 register
1230  */
1231 /*@{*/
1232 #define HW_CAU_LDR_CA4_ADDR(x)   ((x) + 0x858U)
1233
1234 #define HW_CAU_LDR_CA4(x)        (*(__O hw_cau_ldr_ca4_t *) HW_CAU_LDR_CA4_ADDR(x))
1235 #define HW_CAU_LDR_CA4_WR(x, v)  (HW_CAU_LDR_CA4(x).U = (v))
1236 /*@}*/
1237
1238 /*
1239  * Constants & macros for individual CAU_LDR_CA4 bitfields
1240  */
1241
1242 /*!
1243  * @name Register CAU_LDR_CA4, field CA4[31:0] (WO)
1244  */
1245 /*@{*/
1246 #define BP_CAU_LDR_CA4_CA4   (0U)          /*!< Bit position for CAU_LDR_CA4_CA4. */
1247 #define BM_CAU_LDR_CA4_CA4   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA4_CA4. */
1248 #define BS_CAU_LDR_CA4_CA4   (32U)         /*!< Bit field size in bits for CAU_LDR_CA4_CA4. */
1249
1250 /*! @brief Format value for bitfield CAU_LDR_CA4_CA4. */
1251 #define BF_CAU_LDR_CA4_CA4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA4_CA4) & BM_CAU_LDR_CA4_CA4)
1252 /*@}*/
1253
1254 /*******************************************************************************
1255  * HW_CAU_LDR_CA5 - General Purpose Register 5 - Load Register command
1256  ******************************************************************************/
1257
1258 /*!
1259  * @brief HW_CAU_LDR_CA5 - General Purpose Register 5 - Load Register command (WO)
1260  *
1261  * Reset value: 0x00000000U
1262  */
1263 typedef union _hw_cau_ldr_ca5
1264 {
1265     uint32_t U;
1266     struct _hw_cau_ldr_ca5_bitfields
1267     {
1268         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
1269     } B;
1270 } hw_cau_ldr_ca5_t;
1271
1272 /*!
1273  * @name Constants and macros for entire CAU_LDR_CA5 register
1274  */
1275 /*@{*/
1276 #define HW_CAU_LDR_CA5_ADDR(x)   ((x) + 0x85CU)
1277
1278 #define HW_CAU_LDR_CA5(x)        (*(__O hw_cau_ldr_ca5_t *) HW_CAU_LDR_CA5_ADDR(x))
1279 #define HW_CAU_LDR_CA5_WR(x, v)  (HW_CAU_LDR_CA5(x).U = (v))
1280 /*@}*/
1281
1282 /*
1283  * Constants & macros for individual CAU_LDR_CA5 bitfields
1284  */
1285
1286 /*!
1287  * @name Register CAU_LDR_CA5, field CA5[31:0] (WO)
1288  */
1289 /*@{*/
1290 #define BP_CAU_LDR_CA5_CA5   (0U)          /*!< Bit position for CAU_LDR_CA5_CA5. */
1291 #define BM_CAU_LDR_CA5_CA5   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA5_CA5. */
1292 #define BS_CAU_LDR_CA5_CA5   (32U)         /*!< Bit field size in bits for CAU_LDR_CA5_CA5. */
1293
1294 /*! @brief Format value for bitfield CAU_LDR_CA5_CA5. */
1295 #define BF_CAU_LDR_CA5_CA5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA5_CA5) & BM_CAU_LDR_CA5_CA5)
1296 /*@}*/
1297
1298 /*******************************************************************************
1299  * HW_CAU_LDR_CA6 - General Purpose Register 6 - Load Register command
1300  ******************************************************************************/
1301
1302 /*!
1303  * @brief HW_CAU_LDR_CA6 - General Purpose Register 6 - Load Register command (WO)
1304  *
1305  * Reset value: 0x00000000U
1306  */
1307 typedef union _hw_cau_ldr_ca6
1308 {
1309     uint32_t U;
1310     struct _hw_cau_ldr_ca6_bitfields
1311     {
1312         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
1313     } B;
1314 } hw_cau_ldr_ca6_t;
1315
1316 /*!
1317  * @name Constants and macros for entire CAU_LDR_CA6 register
1318  */
1319 /*@{*/
1320 #define HW_CAU_LDR_CA6_ADDR(x)   ((x) + 0x860U)
1321
1322 #define HW_CAU_LDR_CA6(x)        (*(__O hw_cau_ldr_ca6_t *) HW_CAU_LDR_CA6_ADDR(x))
1323 #define HW_CAU_LDR_CA6_WR(x, v)  (HW_CAU_LDR_CA6(x).U = (v))
1324 /*@}*/
1325
1326 /*
1327  * Constants & macros for individual CAU_LDR_CA6 bitfields
1328  */
1329
1330 /*!
1331  * @name Register CAU_LDR_CA6, field CA6[31:0] (WO)
1332  */
1333 /*@{*/
1334 #define BP_CAU_LDR_CA6_CA6   (0U)          /*!< Bit position for CAU_LDR_CA6_CA6. */
1335 #define BM_CAU_LDR_CA6_CA6   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA6_CA6. */
1336 #define BS_CAU_LDR_CA6_CA6   (32U)         /*!< Bit field size in bits for CAU_LDR_CA6_CA6. */
1337
1338 /*! @brief Format value for bitfield CAU_LDR_CA6_CA6. */
1339 #define BF_CAU_LDR_CA6_CA6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA6_CA6) & BM_CAU_LDR_CA6_CA6)
1340 /*@}*/
1341
1342 /*******************************************************************************
1343  * HW_CAU_LDR_CA7 - General Purpose Register 7 - Load Register command
1344  ******************************************************************************/
1345
1346 /*!
1347  * @brief HW_CAU_LDR_CA7 - General Purpose Register 7 - Load Register command (WO)
1348  *
1349  * Reset value: 0x00000000U
1350  */
1351 typedef union _hw_cau_ldr_ca7
1352 {
1353     uint32_t U;
1354     struct _hw_cau_ldr_ca7_bitfields
1355     {
1356         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
1357     } B;
1358 } hw_cau_ldr_ca7_t;
1359
1360 /*!
1361  * @name Constants and macros for entire CAU_LDR_CA7 register
1362  */
1363 /*@{*/
1364 #define HW_CAU_LDR_CA7_ADDR(x)   ((x) + 0x864U)
1365
1366 #define HW_CAU_LDR_CA7(x)        (*(__O hw_cau_ldr_ca7_t *) HW_CAU_LDR_CA7_ADDR(x))
1367 #define HW_CAU_LDR_CA7_WR(x, v)  (HW_CAU_LDR_CA7(x).U = (v))
1368 /*@}*/
1369
1370 /*
1371  * Constants & macros for individual CAU_LDR_CA7 bitfields
1372  */
1373
1374 /*!
1375  * @name Register CAU_LDR_CA7, field CA7[31:0] (WO)
1376  */
1377 /*@{*/
1378 #define BP_CAU_LDR_CA7_CA7   (0U)          /*!< Bit position for CAU_LDR_CA7_CA7. */
1379 #define BM_CAU_LDR_CA7_CA7   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA7_CA7. */
1380 #define BS_CAU_LDR_CA7_CA7   (32U)         /*!< Bit field size in bits for CAU_LDR_CA7_CA7. */
1381
1382 /*! @brief Format value for bitfield CAU_LDR_CA7_CA7. */
1383 #define BF_CAU_LDR_CA7_CA7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA7_CA7) & BM_CAU_LDR_CA7_CA7)
1384 /*@}*/
1385
1386 /*******************************************************************************
1387  * HW_CAU_LDR_CA8 - General Purpose Register 8 - Load Register command
1388  ******************************************************************************/
1389
1390 /*!
1391  * @brief HW_CAU_LDR_CA8 - General Purpose Register 8 - Load Register command (WO)
1392  *
1393  * Reset value: 0x00000000U
1394  */
1395 typedef union _hw_cau_ldr_ca8
1396 {
1397     uint32_t U;
1398     struct _hw_cau_ldr_ca8_bitfields
1399     {
1400         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
1401     } B;
1402 } hw_cau_ldr_ca8_t;
1403
1404 /*!
1405  * @name Constants and macros for entire CAU_LDR_CA8 register
1406  */
1407 /*@{*/
1408 #define HW_CAU_LDR_CA8_ADDR(x)   ((x) + 0x868U)
1409
1410 #define HW_CAU_LDR_CA8(x)        (*(__O hw_cau_ldr_ca8_t *) HW_CAU_LDR_CA8_ADDR(x))
1411 #define HW_CAU_LDR_CA8_WR(x, v)  (HW_CAU_LDR_CA8(x).U = (v))
1412 /*@}*/
1413
1414 /*
1415  * Constants & macros for individual CAU_LDR_CA8 bitfields
1416  */
1417
1418 /*!
1419  * @name Register CAU_LDR_CA8, field CA8[31:0] (WO)
1420  */
1421 /*@{*/
1422 #define BP_CAU_LDR_CA8_CA8   (0U)          /*!< Bit position for CAU_LDR_CA8_CA8. */
1423 #define BM_CAU_LDR_CA8_CA8   (0xFFFFFFFFU) /*!< Bit mask for CAU_LDR_CA8_CA8. */
1424 #define BS_CAU_LDR_CA8_CA8   (32U)         /*!< Bit field size in bits for CAU_LDR_CA8_CA8. */
1425
1426 /*! @brief Format value for bitfield CAU_LDR_CA8_CA8. */
1427 #define BF_CAU_LDR_CA8_CA8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_LDR_CA8_CA8) & BM_CAU_LDR_CA8_CA8)
1428 /*@}*/
1429
1430 /*******************************************************************************
1431  * HW_CAU_STR_CASR - Status register  - Store Register command
1432  ******************************************************************************/
1433
1434 /*!
1435  * @brief HW_CAU_STR_CASR - Status register  - Store Register command (RO)
1436  *
1437  * Reset value: 0x20000000U
1438  */
1439 typedef union _hw_cau_str_casr
1440 {
1441     uint32_t U;
1442     struct _hw_cau_str_casr_bitfields
1443     {
1444         uint32_t IC : 1;               /*!< [0]  */
1445         uint32_t DPE : 1;              /*!< [1]  */
1446         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
1447         uint32_t VER : 4;              /*!< [31:28] CAU version */
1448     } B;
1449 } hw_cau_str_casr_t;
1450
1451 /*!
1452  * @name Constants and macros for entire CAU_STR_CASR register
1453  */
1454 /*@{*/
1455 #define HW_CAU_STR_CASR_ADDR(x)  ((x) + 0x880U)
1456
1457 #define HW_CAU_STR_CASR(x)       (*(__I hw_cau_str_casr_t *) HW_CAU_STR_CASR_ADDR(x))
1458 #define HW_CAU_STR_CASR_RD(x)    (HW_CAU_STR_CASR(x).U)
1459 /*@}*/
1460
1461 /*
1462  * Constants & macros for individual CAU_STR_CASR bitfields
1463  */
1464
1465 /*!
1466  * @name Register CAU_STR_CASR, field IC[0] (RO)
1467  *
1468  * Values:
1469  * - 0 - No illegal commands issued
1470  * - 1 - Illegal command issued
1471  */
1472 /*@{*/
1473 #define BP_CAU_STR_CASR_IC   (0U)          /*!< Bit position for CAU_STR_CASR_IC. */
1474 #define BM_CAU_STR_CASR_IC   (0x00000001U) /*!< Bit mask for CAU_STR_CASR_IC. */
1475 #define BS_CAU_STR_CASR_IC   (1U)          /*!< Bit field size in bits for CAU_STR_CASR_IC. */
1476
1477 /*! @brief Read current value of the CAU_STR_CASR_IC field. */
1478 #define BR_CAU_STR_CASR_IC(x) (HW_CAU_STR_CASR(x).B.IC)
1479 /*@}*/
1480
1481 /*!
1482  * @name Register CAU_STR_CASR, field DPE[1] (RO)
1483  *
1484  * Values:
1485  * - 0 - No error detected
1486  * - 1 - DES key parity error detected
1487  */
1488 /*@{*/
1489 #define BP_CAU_STR_CASR_DPE  (1U)          /*!< Bit position for CAU_STR_CASR_DPE. */
1490 #define BM_CAU_STR_CASR_DPE  (0x00000002U) /*!< Bit mask for CAU_STR_CASR_DPE. */
1491 #define BS_CAU_STR_CASR_DPE  (1U)          /*!< Bit field size in bits for CAU_STR_CASR_DPE. */
1492
1493 /*! @brief Read current value of the CAU_STR_CASR_DPE field. */
1494 #define BR_CAU_STR_CASR_DPE(x) (HW_CAU_STR_CASR(x).B.DPE)
1495 /*@}*/
1496
1497 /*!
1498  * @name Register CAU_STR_CASR, field VER[31:28] (RO)
1499  *
1500  * Values:
1501  * - 0001 - Initial CAU version
1502  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
1503  *     value on this device)
1504  */
1505 /*@{*/
1506 #define BP_CAU_STR_CASR_VER  (28U)         /*!< Bit position for CAU_STR_CASR_VER. */
1507 #define BM_CAU_STR_CASR_VER  (0xF0000000U) /*!< Bit mask for CAU_STR_CASR_VER. */
1508 #define BS_CAU_STR_CASR_VER  (4U)          /*!< Bit field size in bits for CAU_STR_CASR_VER. */
1509
1510 /*! @brief Read current value of the CAU_STR_CASR_VER field. */
1511 #define BR_CAU_STR_CASR_VER(x) (HW_CAU_STR_CASR(x).B.VER)
1512 /*@}*/
1513
1514 /*******************************************************************************
1515  * HW_CAU_STR_CAA - Accumulator register - Store Register command
1516  ******************************************************************************/
1517
1518 /*!
1519  * @brief HW_CAU_STR_CAA - Accumulator register - Store Register command (RO)
1520  *
1521  * Reset value: 0x00000000U
1522  */
1523 typedef union _hw_cau_str_caa
1524 {
1525     uint32_t U;
1526     struct _hw_cau_str_caa_bitfields
1527     {
1528         uint32_t ACC : 32;             /*!< [31:0] ACC */
1529     } B;
1530 } hw_cau_str_caa_t;
1531
1532 /*!
1533  * @name Constants and macros for entire CAU_STR_CAA register
1534  */
1535 /*@{*/
1536 #define HW_CAU_STR_CAA_ADDR(x)   ((x) + 0x884U)
1537
1538 #define HW_CAU_STR_CAA(x)        (*(__I hw_cau_str_caa_t *) HW_CAU_STR_CAA_ADDR(x))
1539 #define HW_CAU_STR_CAA_RD(x)     (HW_CAU_STR_CAA(x).U)
1540 /*@}*/
1541
1542 /*
1543  * Constants & macros for individual CAU_STR_CAA bitfields
1544  */
1545
1546 /*!
1547  * @name Register CAU_STR_CAA, field ACC[31:0] (RO)
1548  */
1549 /*@{*/
1550 #define BP_CAU_STR_CAA_ACC   (0U)          /*!< Bit position for CAU_STR_CAA_ACC. */
1551 #define BM_CAU_STR_CAA_ACC   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CAA_ACC. */
1552 #define BS_CAU_STR_CAA_ACC   (32U)         /*!< Bit field size in bits for CAU_STR_CAA_ACC. */
1553
1554 /*! @brief Read current value of the CAU_STR_CAA_ACC field. */
1555 #define BR_CAU_STR_CAA_ACC(x) (HW_CAU_STR_CAA(x).U)
1556 /*@}*/
1557
1558 /*******************************************************************************
1559  * HW_CAU_STR_CA0 - General Purpose Register 0 - Store Register command
1560  ******************************************************************************/
1561
1562 /*!
1563  * @brief HW_CAU_STR_CA0 - General Purpose Register 0 - Store Register command (RO)
1564  *
1565  * Reset value: 0x00000000U
1566  */
1567 typedef union _hw_cau_str_ca0
1568 {
1569     uint32_t U;
1570     struct _hw_cau_str_ca0_bitfields
1571     {
1572         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
1573     } B;
1574 } hw_cau_str_ca0_t;
1575
1576 /*!
1577  * @name Constants and macros for entire CAU_STR_CA0 register
1578  */
1579 /*@{*/
1580 #define HW_CAU_STR_CA0_ADDR(x)   ((x) + 0x888U)
1581
1582 #define HW_CAU_STR_CA0(x)        (*(__I hw_cau_str_ca0_t *) HW_CAU_STR_CA0_ADDR(x))
1583 #define HW_CAU_STR_CA0_RD(x)     (HW_CAU_STR_CA0(x).U)
1584 /*@}*/
1585
1586 /*
1587  * Constants & macros for individual CAU_STR_CA0 bitfields
1588  */
1589
1590 /*!
1591  * @name Register CAU_STR_CA0, field CA0[31:0] (RO)
1592  */
1593 /*@{*/
1594 #define BP_CAU_STR_CA0_CA0   (0U)          /*!< Bit position for CAU_STR_CA0_CA0. */
1595 #define BM_CAU_STR_CA0_CA0   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA0_CA0. */
1596 #define BS_CAU_STR_CA0_CA0   (32U)         /*!< Bit field size in bits for CAU_STR_CA0_CA0. */
1597
1598 /*! @brief Read current value of the CAU_STR_CA0_CA0 field. */
1599 #define BR_CAU_STR_CA0_CA0(x) (HW_CAU_STR_CA0(x).U)
1600 /*@}*/
1601
1602 /*******************************************************************************
1603  * HW_CAU_STR_CA1 - General Purpose Register 1 - Store Register command
1604  ******************************************************************************/
1605
1606 /*!
1607  * @brief HW_CAU_STR_CA1 - General Purpose Register 1 - Store Register command (RO)
1608  *
1609  * Reset value: 0x00000000U
1610  */
1611 typedef union _hw_cau_str_ca1
1612 {
1613     uint32_t U;
1614     struct _hw_cau_str_ca1_bitfields
1615     {
1616         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
1617     } B;
1618 } hw_cau_str_ca1_t;
1619
1620 /*!
1621  * @name Constants and macros for entire CAU_STR_CA1 register
1622  */
1623 /*@{*/
1624 #define HW_CAU_STR_CA1_ADDR(x)   ((x) + 0x88CU)
1625
1626 #define HW_CAU_STR_CA1(x)        (*(__I hw_cau_str_ca1_t *) HW_CAU_STR_CA1_ADDR(x))
1627 #define HW_CAU_STR_CA1_RD(x)     (HW_CAU_STR_CA1(x).U)
1628 /*@}*/
1629
1630 /*
1631  * Constants & macros for individual CAU_STR_CA1 bitfields
1632  */
1633
1634 /*!
1635  * @name Register CAU_STR_CA1, field CA1[31:0] (RO)
1636  */
1637 /*@{*/
1638 #define BP_CAU_STR_CA1_CA1   (0U)          /*!< Bit position for CAU_STR_CA1_CA1. */
1639 #define BM_CAU_STR_CA1_CA1   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA1_CA1. */
1640 #define BS_CAU_STR_CA1_CA1   (32U)         /*!< Bit field size in bits for CAU_STR_CA1_CA1. */
1641
1642 /*! @brief Read current value of the CAU_STR_CA1_CA1 field. */
1643 #define BR_CAU_STR_CA1_CA1(x) (HW_CAU_STR_CA1(x).U)
1644 /*@}*/
1645
1646 /*******************************************************************************
1647  * HW_CAU_STR_CA2 - General Purpose Register 2 - Store Register command
1648  ******************************************************************************/
1649
1650 /*!
1651  * @brief HW_CAU_STR_CA2 - General Purpose Register 2 - Store Register command (RO)
1652  *
1653  * Reset value: 0x00000000U
1654  */
1655 typedef union _hw_cau_str_ca2
1656 {
1657     uint32_t U;
1658     struct _hw_cau_str_ca2_bitfields
1659     {
1660         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
1661     } B;
1662 } hw_cau_str_ca2_t;
1663
1664 /*!
1665  * @name Constants and macros for entire CAU_STR_CA2 register
1666  */
1667 /*@{*/
1668 #define HW_CAU_STR_CA2_ADDR(x)   ((x) + 0x890U)
1669
1670 #define HW_CAU_STR_CA2(x)        (*(__I hw_cau_str_ca2_t *) HW_CAU_STR_CA2_ADDR(x))
1671 #define HW_CAU_STR_CA2_RD(x)     (HW_CAU_STR_CA2(x).U)
1672 /*@}*/
1673
1674 /*
1675  * Constants & macros for individual CAU_STR_CA2 bitfields
1676  */
1677
1678 /*!
1679  * @name Register CAU_STR_CA2, field CA2[31:0] (RO)
1680  */
1681 /*@{*/
1682 #define BP_CAU_STR_CA2_CA2   (0U)          /*!< Bit position for CAU_STR_CA2_CA2. */
1683 #define BM_CAU_STR_CA2_CA2   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA2_CA2. */
1684 #define BS_CAU_STR_CA2_CA2   (32U)         /*!< Bit field size in bits for CAU_STR_CA2_CA2. */
1685
1686 /*! @brief Read current value of the CAU_STR_CA2_CA2 field. */
1687 #define BR_CAU_STR_CA2_CA2(x) (HW_CAU_STR_CA2(x).U)
1688 /*@}*/
1689
1690 /*******************************************************************************
1691  * HW_CAU_STR_CA3 - General Purpose Register 3 - Store Register command
1692  ******************************************************************************/
1693
1694 /*!
1695  * @brief HW_CAU_STR_CA3 - General Purpose Register 3 - Store Register command (RO)
1696  *
1697  * Reset value: 0x00000000U
1698  */
1699 typedef union _hw_cau_str_ca3
1700 {
1701     uint32_t U;
1702     struct _hw_cau_str_ca3_bitfields
1703     {
1704         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
1705     } B;
1706 } hw_cau_str_ca3_t;
1707
1708 /*!
1709  * @name Constants and macros for entire CAU_STR_CA3 register
1710  */
1711 /*@{*/
1712 #define HW_CAU_STR_CA3_ADDR(x)   ((x) + 0x894U)
1713
1714 #define HW_CAU_STR_CA3(x)        (*(__I hw_cau_str_ca3_t *) HW_CAU_STR_CA3_ADDR(x))
1715 #define HW_CAU_STR_CA3_RD(x)     (HW_CAU_STR_CA3(x).U)
1716 /*@}*/
1717
1718 /*
1719  * Constants & macros for individual CAU_STR_CA3 bitfields
1720  */
1721
1722 /*!
1723  * @name Register CAU_STR_CA3, field CA3[31:0] (RO)
1724  */
1725 /*@{*/
1726 #define BP_CAU_STR_CA3_CA3   (0U)          /*!< Bit position for CAU_STR_CA3_CA3. */
1727 #define BM_CAU_STR_CA3_CA3   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA3_CA3. */
1728 #define BS_CAU_STR_CA3_CA3   (32U)         /*!< Bit field size in bits for CAU_STR_CA3_CA3. */
1729
1730 /*! @brief Read current value of the CAU_STR_CA3_CA3 field. */
1731 #define BR_CAU_STR_CA3_CA3(x) (HW_CAU_STR_CA3(x).U)
1732 /*@}*/
1733
1734 /*******************************************************************************
1735  * HW_CAU_STR_CA4 - General Purpose Register 4 - Store Register command
1736  ******************************************************************************/
1737
1738 /*!
1739  * @brief HW_CAU_STR_CA4 - General Purpose Register 4 - Store Register command (RO)
1740  *
1741  * Reset value: 0x00000000U
1742  */
1743 typedef union _hw_cau_str_ca4
1744 {
1745     uint32_t U;
1746     struct _hw_cau_str_ca4_bitfields
1747     {
1748         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
1749     } B;
1750 } hw_cau_str_ca4_t;
1751
1752 /*!
1753  * @name Constants and macros for entire CAU_STR_CA4 register
1754  */
1755 /*@{*/
1756 #define HW_CAU_STR_CA4_ADDR(x)   ((x) + 0x898U)
1757
1758 #define HW_CAU_STR_CA4(x)        (*(__I hw_cau_str_ca4_t *) HW_CAU_STR_CA4_ADDR(x))
1759 #define HW_CAU_STR_CA4_RD(x)     (HW_CAU_STR_CA4(x).U)
1760 /*@}*/
1761
1762 /*
1763  * Constants & macros for individual CAU_STR_CA4 bitfields
1764  */
1765
1766 /*!
1767  * @name Register CAU_STR_CA4, field CA4[31:0] (RO)
1768  */
1769 /*@{*/
1770 #define BP_CAU_STR_CA4_CA4   (0U)          /*!< Bit position for CAU_STR_CA4_CA4. */
1771 #define BM_CAU_STR_CA4_CA4   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA4_CA4. */
1772 #define BS_CAU_STR_CA4_CA4   (32U)         /*!< Bit field size in bits for CAU_STR_CA4_CA4. */
1773
1774 /*! @brief Read current value of the CAU_STR_CA4_CA4 field. */
1775 #define BR_CAU_STR_CA4_CA4(x) (HW_CAU_STR_CA4(x).U)
1776 /*@}*/
1777
1778 /*******************************************************************************
1779  * HW_CAU_STR_CA5 - General Purpose Register 5 - Store Register command
1780  ******************************************************************************/
1781
1782 /*!
1783  * @brief HW_CAU_STR_CA5 - General Purpose Register 5 - Store Register command (RO)
1784  *
1785  * Reset value: 0x00000000U
1786  */
1787 typedef union _hw_cau_str_ca5
1788 {
1789     uint32_t U;
1790     struct _hw_cau_str_ca5_bitfields
1791     {
1792         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
1793     } B;
1794 } hw_cau_str_ca5_t;
1795
1796 /*!
1797  * @name Constants and macros for entire CAU_STR_CA5 register
1798  */
1799 /*@{*/
1800 #define HW_CAU_STR_CA5_ADDR(x)   ((x) + 0x89CU)
1801
1802 #define HW_CAU_STR_CA5(x)        (*(__I hw_cau_str_ca5_t *) HW_CAU_STR_CA5_ADDR(x))
1803 #define HW_CAU_STR_CA5_RD(x)     (HW_CAU_STR_CA5(x).U)
1804 /*@}*/
1805
1806 /*
1807  * Constants & macros for individual CAU_STR_CA5 bitfields
1808  */
1809
1810 /*!
1811  * @name Register CAU_STR_CA5, field CA5[31:0] (RO)
1812  */
1813 /*@{*/
1814 #define BP_CAU_STR_CA5_CA5   (0U)          /*!< Bit position for CAU_STR_CA5_CA5. */
1815 #define BM_CAU_STR_CA5_CA5   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA5_CA5. */
1816 #define BS_CAU_STR_CA5_CA5   (32U)         /*!< Bit field size in bits for CAU_STR_CA5_CA5. */
1817
1818 /*! @brief Read current value of the CAU_STR_CA5_CA5 field. */
1819 #define BR_CAU_STR_CA5_CA5(x) (HW_CAU_STR_CA5(x).U)
1820 /*@}*/
1821
1822 /*******************************************************************************
1823  * HW_CAU_STR_CA6 - General Purpose Register 6 - Store Register command
1824  ******************************************************************************/
1825
1826 /*!
1827  * @brief HW_CAU_STR_CA6 - General Purpose Register 6 - Store Register command (RO)
1828  *
1829  * Reset value: 0x00000000U
1830  */
1831 typedef union _hw_cau_str_ca6
1832 {
1833     uint32_t U;
1834     struct _hw_cau_str_ca6_bitfields
1835     {
1836         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
1837     } B;
1838 } hw_cau_str_ca6_t;
1839
1840 /*!
1841  * @name Constants and macros for entire CAU_STR_CA6 register
1842  */
1843 /*@{*/
1844 #define HW_CAU_STR_CA6_ADDR(x)   ((x) + 0x8A0U)
1845
1846 #define HW_CAU_STR_CA6(x)        (*(__I hw_cau_str_ca6_t *) HW_CAU_STR_CA6_ADDR(x))
1847 #define HW_CAU_STR_CA6_RD(x)     (HW_CAU_STR_CA6(x).U)
1848 /*@}*/
1849
1850 /*
1851  * Constants & macros for individual CAU_STR_CA6 bitfields
1852  */
1853
1854 /*!
1855  * @name Register CAU_STR_CA6, field CA6[31:0] (RO)
1856  */
1857 /*@{*/
1858 #define BP_CAU_STR_CA6_CA6   (0U)          /*!< Bit position for CAU_STR_CA6_CA6. */
1859 #define BM_CAU_STR_CA6_CA6   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA6_CA6. */
1860 #define BS_CAU_STR_CA6_CA6   (32U)         /*!< Bit field size in bits for CAU_STR_CA6_CA6. */
1861
1862 /*! @brief Read current value of the CAU_STR_CA6_CA6 field. */
1863 #define BR_CAU_STR_CA6_CA6(x) (HW_CAU_STR_CA6(x).U)
1864 /*@}*/
1865
1866 /*******************************************************************************
1867  * HW_CAU_STR_CA7 - General Purpose Register 7 - Store Register command
1868  ******************************************************************************/
1869
1870 /*!
1871  * @brief HW_CAU_STR_CA7 - General Purpose Register 7 - Store Register command (RO)
1872  *
1873  * Reset value: 0x00000000U
1874  */
1875 typedef union _hw_cau_str_ca7
1876 {
1877     uint32_t U;
1878     struct _hw_cau_str_ca7_bitfields
1879     {
1880         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
1881     } B;
1882 } hw_cau_str_ca7_t;
1883
1884 /*!
1885  * @name Constants and macros for entire CAU_STR_CA7 register
1886  */
1887 /*@{*/
1888 #define HW_CAU_STR_CA7_ADDR(x)   ((x) + 0x8A4U)
1889
1890 #define HW_CAU_STR_CA7(x)        (*(__I hw_cau_str_ca7_t *) HW_CAU_STR_CA7_ADDR(x))
1891 #define HW_CAU_STR_CA7_RD(x)     (HW_CAU_STR_CA7(x).U)
1892 /*@}*/
1893
1894 /*
1895  * Constants & macros for individual CAU_STR_CA7 bitfields
1896  */
1897
1898 /*!
1899  * @name Register CAU_STR_CA7, field CA7[31:0] (RO)
1900  */
1901 /*@{*/
1902 #define BP_CAU_STR_CA7_CA7   (0U)          /*!< Bit position for CAU_STR_CA7_CA7. */
1903 #define BM_CAU_STR_CA7_CA7   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA7_CA7. */
1904 #define BS_CAU_STR_CA7_CA7   (32U)         /*!< Bit field size in bits for CAU_STR_CA7_CA7. */
1905
1906 /*! @brief Read current value of the CAU_STR_CA7_CA7 field. */
1907 #define BR_CAU_STR_CA7_CA7(x) (HW_CAU_STR_CA7(x).U)
1908 /*@}*/
1909
1910 /*******************************************************************************
1911  * HW_CAU_STR_CA8 - General Purpose Register 8 - Store Register command
1912  ******************************************************************************/
1913
1914 /*!
1915  * @brief HW_CAU_STR_CA8 - General Purpose Register 8 - Store Register command (RO)
1916  *
1917  * Reset value: 0x00000000U
1918  */
1919 typedef union _hw_cau_str_ca8
1920 {
1921     uint32_t U;
1922     struct _hw_cau_str_ca8_bitfields
1923     {
1924         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
1925     } B;
1926 } hw_cau_str_ca8_t;
1927
1928 /*!
1929  * @name Constants and macros for entire CAU_STR_CA8 register
1930  */
1931 /*@{*/
1932 #define HW_CAU_STR_CA8_ADDR(x)   ((x) + 0x8A8U)
1933
1934 #define HW_CAU_STR_CA8(x)        (*(__I hw_cau_str_ca8_t *) HW_CAU_STR_CA8_ADDR(x))
1935 #define HW_CAU_STR_CA8_RD(x)     (HW_CAU_STR_CA8(x).U)
1936 /*@}*/
1937
1938 /*
1939  * Constants & macros for individual CAU_STR_CA8 bitfields
1940  */
1941
1942 /*!
1943  * @name Register CAU_STR_CA8, field CA8[31:0] (RO)
1944  */
1945 /*@{*/
1946 #define BP_CAU_STR_CA8_CA8   (0U)          /*!< Bit position for CAU_STR_CA8_CA8. */
1947 #define BM_CAU_STR_CA8_CA8   (0xFFFFFFFFU) /*!< Bit mask for CAU_STR_CA8_CA8. */
1948 #define BS_CAU_STR_CA8_CA8   (32U)         /*!< Bit field size in bits for CAU_STR_CA8_CA8. */
1949
1950 /*! @brief Read current value of the CAU_STR_CA8_CA8 field. */
1951 #define BR_CAU_STR_CA8_CA8(x) (HW_CAU_STR_CA8(x).U)
1952 /*@}*/
1953
1954 /*******************************************************************************
1955  * HW_CAU_ADR_CASR - Status register  - Add Register command
1956  ******************************************************************************/
1957
1958 /*!
1959  * @brief HW_CAU_ADR_CASR - Status register  - Add Register command (WO)
1960  *
1961  * Reset value: 0x20000000U
1962  */
1963 typedef union _hw_cau_adr_casr
1964 {
1965     uint32_t U;
1966     struct _hw_cau_adr_casr_bitfields
1967     {
1968         uint32_t IC : 1;               /*!< [0]  */
1969         uint32_t DPE : 1;              /*!< [1]  */
1970         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
1971         uint32_t VER : 4;              /*!< [31:28] CAU version */
1972     } B;
1973 } hw_cau_adr_casr_t;
1974
1975 /*!
1976  * @name Constants and macros for entire CAU_ADR_CASR register
1977  */
1978 /*@{*/
1979 #define HW_CAU_ADR_CASR_ADDR(x)  ((x) + 0x8C0U)
1980
1981 #define HW_CAU_ADR_CASR(x)       (*(__O hw_cau_adr_casr_t *) HW_CAU_ADR_CASR_ADDR(x))
1982 #define HW_CAU_ADR_CASR_WR(x, v) (HW_CAU_ADR_CASR(x).U = (v))
1983 /*@}*/
1984
1985 /*
1986  * Constants & macros for individual CAU_ADR_CASR bitfields
1987  */
1988
1989 /*!
1990  * @name Register CAU_ADR_CASR, field IC[0] (WO)
1991  *
1992  * Values:
1993  * - 0 - No illegal commands issued
1994  * - 1 - Illegal command issued
1995  */
1996 /*@{*/
1997 #define BP_CAU_ADR_CASR_IC   (0U)          /*!< Bit position for CAU_ADR_CASR_IC. */
1998 #define BM_CAU_ADR_CASR_IC   (0x00000001U) /*!< Bit mask for CAU_ADR_CASR_IC. */
1999 #define BS_CAU_ADR_CASR_IC   (1U)          /*!< Bit field size in bits for CAU_ADR_CASR_IC. */
2000
2001 /*! @brief Format value for bitfield CAU_ADR_CASR_IC. */
2002 #define BF_CAU_ADR_CASR_IC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CASR_IC) & BM_CAU_ADR_CASR_IC)
2003 /*@}*/
2004
2005 /*!
2006  * @name Register CAU_ADR_CASR, field DPE[1] (WO)
2007  *
2008  * Values:
2009  * - 0 - No error detected
2010  * - 1 - DES key parity error detected
2011  */
2012 /*@{*/
2013 #define BP_CAU_ADR_CASR_DPE  (1U)          /*!< Bit position for CAU_ADR_CASR_DPE. */
2014 #define BM_CAU_ADR_CASR_DPE  (0x00000002U) /*!< Bit mask for CAU_ADR_CASR_DPE. */
2015 #define BS_CAU_ADR_CASR_DPE  (1U)          /*!< Bit field size in bits for CAU_ADR_CASR_DPE. */
2016
2017 /*! @brief Format value for bitfield CAU_ADR_CASR_DPE. */
2018 #define BF_CAU_ADR_CASR_DPE(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CASR_DPE) & BM_CAU_ADR_CASR_DPE)
2019 /*@}*/
2020
2021 /*!
2022  * @name Register CAU_ADR_CASR, field VER[31:28] (WO)
2023  *
2024  * Values:
2025  * - 0001 - Initial CAU version
2026  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
2027  *     value on this device)
2028  */
2029 /*@{*/
2030 #define BP_CAU_ADR_CASR_VER  (28U)         /*!< Bit position for CAU_ADR_CASR_VER. */
2031 #define BM_CAU_ADR_CASR_VER  (0xF0000000U) /*!< Bit mask for CAU_ADR_CASR_VER. */
2032 #define BS_CAU_ADR_CASR_VER  (4U)          /*!< Bit field size in bits for CAU_ADR_CASR_VER. */
2033
2034 /*! @brief Format value for bitfield CAU_ADR_CASR_VER. */
2035 #define BF_CAU_ADR_CASR_VER(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CASR_VER) & BM_CAU_ADR_CASR_VER)
2036 /*@}*/
2037
2038 /*******************************************************************************
2039  * HW_CAU_ADR_CAA - Accumulator register - Add to register command
2040  ******************************************************************************/
2041
2042 /*!
2043  * @brief HW_CAU_ADR_CAA - Accumulator register - Add to register command (WO)
2044  *
2045  * Reset value: 0x00000000U
2046  */
2047 typedef union _hw_cau_adr_caa
2048 {
2049     uint32_t U;
2050     struct _hw_cau_adr_caa_bitfields
2051     {
2052         uint32_t ACC : 32;             /*!< [31:0] ACC */
2053     } B;
2054 } hw_cau_adr_caa_t;
2055
2056 /*!
2057  * @name Constants and macros for entire CAU_ADR_CAA register
2058  */
2059 /*@{*/
2060 #define HW_CAU_ADR_CAA_ADDR(x)   ((x) + 0x8C4U)
2061
2062 #define HW_CAU_ADR_CAA(x)        (*(__O hw_cau_adr_caa_t *) HW_CAU_ADR_CAA_ADDR(x))
2063 #define HW_CAU_ADR_CAA_WR(x, v)  (HW_CAU_ADR_CAA(x).U = (v))
2064 /*@}*/
2065
2066 /*
2067  * Constants & macros for individual CAU_ADR_CAA bitfields
2068  */
2069
2070 /*!
2071  * @name Register CAU_ADR_CAA, field ACC[31:0] (WO)
2072  */
2073 /*@{*/
2074 #define BP_CAU_ADR_CAA_ACC   (0U)          /*!< Bit position for CAU_ADR_CAA_ACC. */
2075 #define BM_CAU_ADR_CAA_ACC   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CAA_ACC. */
2076 #define BS_CAU_ADR_CAA_ACC   (32U)         /*!< Bit field size in bits for CAU_ADR_CAA_ACC. */
2077
2078 /*! @brief Format value for bitfield CAU_ADR_CAA_ACC. */
2079 #define BF_CAU_ADR_CAA_ACC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CAA_ACC) & BM_CAU_ADR_CAA_ACC)
2080 /*@}*/
2081
2082 /*******************************************************************************
2083  * HW_CAU_ADR_CA0 - General Purpose Register 0 - Add to register command
2084  ******************************************************************************/
2085
2086 /*!
2087  * @brief HW_CAU_ADR_CA0 - General Purpose Register 0 - Add to register command (WO)
2088  *
2089  * Reset value: 0x00000000U
2090  */
2091 typedef union _hw_cau_adr_ca0
2092 {
2093     uint32_t U;
2094     struct _hw_cau_adr_ca0_bitfields
2095     {
2096         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
2097     } B;
2098 } hw_cau_adr_ca0_t;
2099
2100 /*!
2101  * @name Constants and macros for entire CAU_ADR_CA0 register
2102  */
2103 /*@{*/
2104 #define HW_CAU_ADR_CA0_ADDR(x)   ((x) + 0x8C8U)
2105
2106 #define HW_CAU_ADR_CA0(x)        (*(__O hw_cau_adr_ca0_t *) HW_CAU_ADR_CA0_ADDR(x))
2107 #define HW_CAU_ADR_CA0_WR(x, v)  (HW_CAU_ADR_CA0(x).U = (v))
2108 /*@}*/
2109
2110 /*
2111  * Constants & macros for individual CAU_ADR_CA0 bitfields
2112  */
2113
2114 /*!
2115  * @name Register CAU_ADR_CA0, field CA0[31:0] (WO)
2116  */
2117 /*@{*/
2118 #define BP_CAU_ADR_CA0_CA0   (0U)          /*!< Bit position for CAU_ADR_CA0_CA0. */
2119 #define BM_CAU_ADR_CA0_CA0   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA0_CA0. */
2120 #define BS_CAU_ADR_CA0_CA0   (32U)         /*!< Bit field size in bits for CAU_ADR_CA0_CA0. */
2121
2122 /*! @brief Format value for bitfield CAU_ADR_CA0_CA0. */
2123 #define BF_CAU_ADR_CA0_CA0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA0_CA0) & BM_CAU_ADR_CA0_CA0)
2124 /*@}*/
2125
2126 /*******************************************************************************
2127  * HW_CAU_ADR_CA1 - General Purpose Register 1 - Add to register command
2128  ******************************************************************************/
2129
2130 /*!
2131  * @brief HW_CAU_ADR_CA1 - General Purpose Register 1 - Add to register command (WO)
2132  *
2133  * Reset value: 0x00000000U
2134  */
2135 typedef union _hw_cau_adr_ca1
2136 {
2137     uint32_t U;
2138     struct _hw_cau_adr_ca1_bitfields
2139     {
2140         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
2141     } B;
2142 } hw_cau_adr_ca1_t;
2143
2144 /*!
2145  * @name Constants and macros for entire CAU_ADR_CA1 register
2146  */
2147 /*@{*/
2148 #define HW_CAU_ADR_CA1_ADDR(x)   ((x) + 0x8CCU)
2149
2150 #define HW_CAU_ADR_CA1(x)        (*(__O hw_cau_adr_ca1_t *) HW_CAU_ADR_CA1_ADDR(x))
2151 #define HW_CAU_ADR_CA1_WR(x, v)  (HW_CAU_ADR_CA1(x).U = (v))
2152 /*@}*/
2153
2154 /*
2155  * Constants & macros for individual CAU_ADR_CA1 bitfields
2156  */
2157
2158 /*!
2159  * @name Register CAU_ADR_CA1, field CA1[31:0] (WO)
2160  */
2161 /*@{*/
2162 #define BP_CAU_ADR_CA1_CA1   (0U)          /*!< Bit position for CAU_ADR_CA1_CA1. */
2163 #define BM_CAU_ADR_CA1_CA1   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA1_CA1. */
2164 #define BS_CAU_ADR_CA1_CA1   (32U)         /*!< Bit field size in bits for CAU_ADR_CA1_CA1. */
2165
2166 /*! @brief Format value for bitfield CAU_ADR_CA1_CA1. */
2167 #define BF_CAU_ADR_CA1_CA1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA1_CA1) & BM_CAU_ADR_CA1_CA1)
2168 /*@}*/
2169
2170 /*******************************************************************************
2171  * HW_CAU_ADR_CA2 - General Purpose Register 2 - Add to register command
2172  ******************************************************************************/
2173
2174 /*!
2175  * @brief HW_CAU_ADR_CA2 - General Purpose Register 2 - Add to register command (WO)
2176  *
2177  * Reset value: 0x00000000U
2178  */
2179 typedef union _hw_cau_adr_ca2
2180 {
2181     uint32_t U;
2182     struct _hw_cau_adr_ca2_bitfields
2183     {
2184         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
2185     } B;
2186 } hw_cau_adr_ca2_t;
2187
2188 /*!
2189  * @name Constants and macros for entire CAU_ADR_CA2 register
2190  */
2191 /*@{*/
2192 #define HW_CAU_ADR_CA2_ADDR(x)   ((x) + 0x8D0U)
2193
2194 #define HW_CAU_ADR_CA2(x)        (*(__O hw_cau_adr_ca2_t *) HW_CAU_ADR_CA2_ADDR(x))
2195 #define HW_CAU_ADR_CA2_WR(x, v)  (HW_CAU_ADR_CA2(x).U = (v))
2196 /*@}*/
2197
2198 /*
2199  * Constants & macros for individual CAU_ADR_CA2 bitfields
2200  */
2201
2202 /*!
2203  * @name Register CAU_ADR_CA2, field CA2[31:0] (WO)
2204  */
2205 /*@{*/
2206 #define BP_CAU_ADR_CA2_CA2   (0U)          /*!< Bit position for CAU_ADR_CA2_CA2. */
2207 #define BM_CAU_ADR_CA2_CA2   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA2_CA2. */
2208 #define BS_CAU_ADR_CA2_CA2   (32U)         /*!< Bit field size in bits for CAU_ADR_CA2_CA2. */
2209
2210 /*! @brief Format value for bitfield CAU_ADR_CA2_CA2. */
2211 #define BF_CAU_ADR_CA2_CA2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA2_CA2) & BM_CAU_ADR_CA2_CA2)
2212 /*@}*/
2213
2214 /*******************************************************************************
2215  * HW_CAU_ADR_CA3 - General Purpose Register 3 - Add to register command
2216  ******************************************************************************/
2217
2218 /*!
2219  * @brief HW_CAU_ADR_CA3 - General Purpose Register 3 - Add to register command (WO)
2220  *
2221  * Reset value: 0x00000000U
2222  */
2223 typedef union _hw_cau_adr_ca3
2224 {
2225     uint32_t U;
2226     struct _hw_cau_adr_ca3_bitfields
2227     {
2228         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
2229     } B;
2230 } hw_cau_adr_ca3_t;
2231
2232 /*!
2233  * @name Constants and macros for entire CAU_ADR_CA3 register
2234  */
2235 /*@{*/
2236 #define HW_CAU_ADR_CA3_ADDR(x)   ((x) + 0x8D4U)
2237
2238 #define HW_CAU_ADR_CA3(x)        (*(__O hw_cau_adr_ca3_t *) HW_CAU_ADR_CA3_ADDR(x))
2239 #define HW_CAU_ADR_CA3_WR(x, v)  (HW_CAU_ADR_CA3(x).U = (v))
2240 /*@}*/
2241
2242 /*
2243  * Constants & macros for individual CAU_ADR_CA3 bitfields
2244  */
2245
2246 /*!
2247  * @name Register CAU_ADR_CA3, field CA3[31:0] (WO)
2248  */
2249 /*@{*/
2250 #define BP_CAU_ADR_CA3_CA3   (0U)          /*!< Bit position for CAU_ADR_CA3_CA3. */
2251 #define BM_CAU_ADR_CA3_CA3   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA3_CA3. */
2252 #define BS_CAU_ADR_CA3_CA3   (32U)         /*!< Bit field size in bits for CAU_ADR_CA3_CA3. */
2253
2254 /*! @brief Format value for bitfield CAU_ADR_CA3_CA3. */
2255 #define BF_CAU_ADR_CA3_CA3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA3_CA3) & BM_CAU_ADR_CA3_CA3)
2256 /*@}*/
2257
2258 /*******************************************************************************
2259  * HW_CAU_ADR_CA4 - General Purpose Register 4 - Add to register command
2260  ******************************************************************************/
2261
2262 /*!
2263  * @brief HW_CAU_ADR_CA4 - General Purpose Register 4 - Add to register command (WO)
2264  *
2265  * Reset value: 0x00000000U
2266  */
2267 typedef union _hw_cau_adr_ca4
2268 {
2269     uint32_t U;
2270     struct _hw_cau_adr_ca4_bitfields
2271     {
2272         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
2273     } B;
2274 } hw_cau_adr_ca4_t;
2275
2276 /*!
2277  * @name Constants and macros for entire CAU_ADR_CA4 register
2278  */
2279 /*@{*/
2280 #define HW_CAU_ADR_CA4_ADDR(x)   ((x) + 0x8D8U)
2281
2282 #define HW_CAU_ADR_CA4(x)        (*(__O hw_cau_adr_ca4_t *) HW_CAU_ADR_CA4_ADDR(x))
2283 #define HW_CAU_ADR_CA4_WR(x, v)  (HW_CAU_ADR_CA4(x).U = (v))
2284 /*@}*/
2285
2286 /*
2287  * Constants & macros for individual CAU_ADR_CA4 bitfields
2288  */
2289
2290 /*!
2291  * @name Register CAU_ADR_CA4, field CA4[31:0] (WO)
2292  */
2293 /*@{*/
2294 #define BP_CAU_ADR_CA4_CA4   (0U)          /*!< Bit position for CAU_ADR_CA4_CA4. */
2295 #define BM_CAU_ADR_CA4_CA4   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA4_CA4. */
2296 #define BS_CAU_ADR_CA4_CA4   (32U)         /*!< Bit field size in bits for CAU_ADR_CA4_CA4. */
2297
2298 /*! @brief Format value for bitfield CAU_ADR_CA4_CA4. */
2299 #define BF_CAU_ADR_CA4_CA4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA4_CA4) & BM_CAU_ADR_CA4_CA4)
2300 /*@}*/
2301
2302 /*******************************************************************************
2303  * HW_CAU_ADR_CA5 - General Purpose Register 5 - Add to register command
2304  ******************************************************************************/
2305
2306 /*!
2307  * @brief HW_CAU_ADR_CA5 - General Purpose Register 5 - Add to register command (WO)
2308  *
2309  * Reset value: 0x00000000U
2310  */
2311 typedef union _hw_cau_adr_ca5
2312 {
2313     uint32_t U;
2314     struct _hw_cau_adr_ca5_bitfields
2315     {
2316         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
2317     } B;
2318 } hw_cau_adr_ca5_t;
2319
2320 /*!
2321  * @name Constants and macros for entire CAU_ADR_CA5 register
2322  */
2323 /*@{*/
2324 #define HW_CAU_ADR_CA5_ADDR(x)   ((x) + 0x8DCU)
2325
2326 #define HW_CAU_ADR_CA5(x)        (*(__O hw_cau_adr_ca5_t *) HW_CAU_ADR_CA5_ADDR(x))
2327 #define HW_CAU_ADR_CA5_WR(x, v)  (HW_CAU_ADR_CA5(x).U = (v))
2328 /*@}*/
2329
2330 /*
2331  * Constants & macros for individual CAU_ADR_CA5 bitfields
2332  */
2333
2334 /*!
2335  * @name Register CAU_ADR_CA5, field CA5[31:0] (WO)
2336  */
2337 /*@{*/
2338 #define BP_CAU_ADR_CA5_CA5   (0U)          /*!< Bit position for CAU_ADR_CA5_CA5. */
2339 #define BM_CAU_ADR_CA5_CA5   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA5_CA5. */
2340 #define BS_CAU_ADR_CA5_CA5   (32U)         /*!< Bit field size in bits for CAU_ADR_CA5_CA5. */
2341
2342 /*! @brief Format value for bitfield CAU_ADR_CA5_CA5. */
2343 #define BF_CAU_ADR_CA5_CA5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA5_CA5) & BM_CAU_ADR_CA5_CA5)
2344 /*@}*/
2345
2346 /*******************************************************************************
2347  * HW_CAU_ADR_CA6 - General Purpose Register 6 - Add to register command
2348  ******************************************************************************/
2349
2350 /*!
2351  * @brief HW_CAU_ADR_CA6 - General Purpose Register 6 - Add to register command (WO)
2352  *
2353  * Reset value: 0x00000000U
2354  */
2355 typedef union _hw_cau_adr_ca6
2356 {
2357     uint32_t U;
2358     struct _hw_cau_adr_ca6_bitfields
2359     {
2360         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
2361     } B;
2362 } hw_cau_adr_ca6_t;
2363
2364 /*!
2365  * @name Constants and macros for entire CAU_ADR_CA6 register
2366  */
2367 /*@{*/
2368 #define HW_CAU_ADR_CA6_ADDR(x)   ((x) + 0x8E0U)
2369
2370 #define HW_CAU_ADR_CA6(x)        (*(__O hw_cau_adr_ca6_t *) HW_CAU_ADR_CA6_ADDR(x))
2371 #define HW_CAU_ADR_CA6_WR(x, v)  (HW_CAU_ADR_CA6(x).U = (v))
2372 /*@}*/
2373
2374 /*
2375  * Constants & macros for individual CAU_ADR_CA6 bitfields
2376  */
2377
2378 /*!
2379  * @name Register CAU_ADR_CA6, field CA6[31:0] (WO)
2380  */
2381 /*@{*/
2382 #define BP_CAU_ADR_CA6_CA6   (0U)          /*!< Bit position for CAU_ADR_CA6_CA6. */
2383 #define BM_CAU_ADR_CA6_CA6   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA6_CA6. */
2384 #define BS_CAU_ADR_CA6_CA6   (32U)         /*!< Bit field size in bits for CAU_ADR_CA6_CA6. */
2385
2386 /*! @brief Format value for bitfield CAU_ADR_CA6_CA6. */
2387 #define BF_CAU_ADR_CA6_CA6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA6_CA6) & BM_CAU_ADR_CA6_CA6)
2388 /*@}*/
2389
2390 /*******************************************************************************
2391  * HW_CAU_ADR_CA7 - General Purpose Register 7 - Add to register command
2392  ******************************************************************************/
2393
2394 /*!
2395  * @brief HW_CAU_ADR_CA7 - General Purpose Register 7 - Add to register command (WO)
2396  *
2397  * Reset value: 0x00000000U
2398  */
2399 typedef union _hw_cau_adr_ca7
2400 {
2401     uint32_t U;
2402     struct _hw_cau_adr_ca7_bitfields
2403     {
2404         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
2405     } B;
2406 } hw_cau_adr_ca7_t;
2407
2408 /*!
2409  * @name Constants and macros for entire CAU_ADR_CA7 register
2410  */
2411 /*@{*/
2412 #define HW_CAU_ADR_CA7_ADDR(x)   ((x) + 0x8E4U)
2413
2414 #define HW_CAU_ADR_CA7(x)        (*(__O hw_cau_adr_ca7_t *) HW_CAU_ADR_CA7_ADDR(x))
2415 #define HW_CAU_ADR_CA7_WR(x, v)  (HW_CAU_ADR_CA7(x).U = (v))
2416 /*@}*/
2417
2418 /*
2419  * Constants & macros for individual CAU_ADR_CA7 bitfields
2420  */
2421
2422 /*!
2423  * @name Register CAU_ADR_CA7, field CA7[31:0] (WO)
2424  */
2425 /*@{*/
2426 #define BP_CAU_ADR_CA7_CA7   (0U)          /*!< Bit position for CAU_ADR_CA7_CA7. */
2427 #define BM_CAU_ADR_CA7_CA7   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA7_CA7. */
2428 #define BS_CAU_ADR_CA7_CA7   (32U)         /*!< Bit field size in bits for CAU_ADR_CA7_CA7. */
2429
2430 /*! @brief Format value for bitfield CAU_ADR_CA7_CA7. */
2431 #define BF_CAU_ADR_CA7_CA7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA7_CA7) & BM_CAU_ADR_CA7_CA7)
2432 /*@}*/
2433
2434 /*******************************************************************************
2435  * HW_CAU_ADR_CA8 - General Purpose Register 8 - Add to register command
2436  ******************************************************************************/
2437
2438 /*!
2439  * @brief HW_CAU_ADR_CA8 - General Purpose Register 8 - Add to register command (WO)
2440  *
2441  * Reset value: 0x00000000U
2442  */
2443 typedef union _hw_cau_adr_ca8
2444 {
2445     uint32_t U;
2446     struct _hw_cau_adr_ca8_bitfields
2447     {
2448         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
2449     } B;
2450 } hw_cau_adr_ca8_t;
2451
2452 /*!
2453  * @name Constants and macros for entire CAU_ADR_CA8 register
2454  */
2455 /*@{*/
2456 #define HW_CAU_ADR_CA8_ADDR(x)   ((x) + 0x8E8U)
2457
2458 #define HW_CAU_ADR_CA8(x)        (*(__O hw_cau_adr_ca8_t *) HW_CAU_ADR_CA8_ADDR(x))
2459 #define HW_CAU_ADR_CA8_WR(x, v)  (HW_CAU_ADR_CA8(x).U = (v))
2460 /*@}*/
2461
2462 /*
2463  * Constants & macros for individual CAU_ADR_CA8 bitfields
2464  */
2465
2466 /*!
2467  * @name Register CAU_ADR_CA8, field CA8[31:0] (WO)
2468  */
2469 /*@{*/
2470 #define BP_CAU_ADR_CA8_CA8   (0U)          /*!< Bit position for CAU_ADR_CA8_CA8. */
2471 #define BM_CAU_ADR_CA8_CA8   (0xFFFFFFFFU) /*!< Bit mask for CAU_ADR_CA8_CA8. */
2472 #define BS_CAU_ADR_CA8_CA8   (32U)         /*!< Bit field size in bits for CAU_ADR_CA8_CA8. */
2473
2474 /*! @brief Format value for bitfield CAU_ADR_CA8_CA8. */
2475 #define BF_CAU_ADR_CA8_CA8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ADR_CA8_CA8) & BM_CAU_ADR_CA8_CA8)
2476 /*@}*/
2477
2478 /*******************************************************************************
2479  * HW_CAU_RADR_CASR - Status register  - Reverse and Add to Register command
2480  ******************************************************************************/
2481
2482 /*!
2483  * @brief HW_CAU_RADR_CASR - Status register  - Reverse and Add to Register command (WO)
2484  *
2485  * Reset value: 0x20000000U
2486  */
2487 typedef union _hw_cau_radr_casr
2488 {
2489     uint32_t U;
2490     struct _hw_cau_radr_casr_bitfields
2491     {
2492         uint32_t IC : 1;               /*!< [0]  */
2493         uint32_t DPE : 1;              /*!< [1]  */
2494         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
2495         uint32_t VER : 4;              /*!< [31:28] CAU version */
2496     } B;
2497 } hw_cau_radr_casr_t;
2498
2499 /*!
2500  * @name Constants and macros for entire CAU_RADR_CASR register
2501  */
2502 /*@{*/
2503 #define HW_CAU_RADR_CASR_ADDR(x) ((x) + 0x900U)
2504
2505 #define HW_CAU_RADR_CASR(x)      (*(__O hw_cau_radr_casr_t *) HW_CAU_RADR_CASR_ADDR(x))
2506 #define HW_CAU_RADR_CASR_WR(x, v) (HW_CAU_RADR_CASR(x).U = (v))
2507 /*@}*/
2508
2509 /*
2510  * Constants & macros for individual CAU_RADR_CASR bitfields
2511  */
2512
2513 /*!
2514  * @name Register CAU_RADR_CASR, field IC[0] (WO)
2515  *
2516  * Values:
2517  * - 0 - No illegal commands issued
2518  * - 1 - Illegal command issued
2519  */
2520 /*@{*/
2521 #define BP_CAU_RADR_CASR_IC  (0U)          /*!< Bit position for CAU_RADR_CASR_IC. */
2522 #define BM_CAU_RADR_CASR_IC  (0x00000001U) /*!< Bit mask for CAU_RADR_CASR_IC. */
2523 #define BS_CAU_RADR_CASR_IC  (1U)          /*!< Bit field size in bits for CAU_RADR_CASR_IC. */
2524
2525 /*! @brief Format value for bitfield CAU_RADR_CASR_IC. */
2526 #define BF_CAU_RADR_CASR_IC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CASR_IC) & BM_CAU_RADR_CASR_IC)
2527 /*@}*/
2528
2529 /*!
2530  * @name Register CAU_RADR_CASR, field DPE[1] (WO)
2531  *
2532  * Values:
2533  * - 0 - No error detected
2534  * - 1 - DES key parity error detected
2535  */
2536 /*@{*/
2537 #define BP_CAU_RADR_CASR_DPE (1U)          /*!< Bit position for CAU_RADR_CASR_DPE. */
2538 #define BM_CAU_RADR_CASR_DPE (0x00000002U) /*!< Bit mask for CAU_RADR_CASR_DPE. */
2539 #define BS_CAU_RADR_CASR_DPE (1U)          /*!< Bit field size in bits for CAU_RADR_CASR_DPE. */
2540
2541 /*! @brief Format value for bitfield CAU_RADR_CASR_DPE. */
2542 #define BF_CAU_RADR_CASR_DPE(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CASR_DPE) & BM_CAU_RADR_CASR_DPE)
2543 /*@}*/
2544
2545 /*!
2546  * @name Register CAU_RADR_CASR, field VER[31:28] (WO)
2547  *
2548  * Values:
2549  * - 0001 - Initial CAU version
2550  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
2551  *     value on this device)
2552  */
2553 /*@{*/
2554 #define BP_CAU_RADR_CASR_VER (28U)         /*!< Bit position for CAU_RADR_CASR_VER. */
2555 #define BM_CAU_RADR_CASR_VER (0xF0000000U) /*!< Bit mask for CAU_RADR_CASR_VER. */
2556 #define BS_CAU_RADR_CASR_VER (4U)          /*!< Bit field size in bits for CAU_RADR_CASR_VER. */
2557
2558 /*! @brief Format value for bitfield CAU_RADR_CASR_VER. */
2559 #define BF_CAU_RADR_CASR_VER(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CASR_VER) & BM_CAU_RADR_CASR_VER)
2560 /*@}*/
2561
2562 /*******************************************************************************
2563  * HW_CAU_RADR_CAA - Accumulator register - Reverse and Add to Register command
2564  ******************************************************************************/
2565
2566 /*!
2567  * @brief HW_CAU_RADR_CAA - Accumulator register - Reverse and Add to Register command (WO)
2568  *
2569  * Reset value: 0x00000000U
2570  */
2571 typedef union _hw_cau_radr_caa
2572 {
2573     uint32_t U;
2574     struct _hw_cau_radr_caa_bitfields
2575     {
2576         uint32_t ACC : 32;             /*!< [31:0] ACC */
2577     } B;
2578 } hw_cau_radr_caa_t;
2579
2580 /*!
2581  * @name Constants and macros for entire CAU_RADR_CAA register
2582  */
2583 /*@{*/
2584 #define HW_CAU_RADR_CAA_ADDR(x)  ((x) + 0x904U)
2585
2586 #define HW_CAU_RADR_CAA(x)       (*(__O hw_cau_radr_caa_t *) HW_CAU_RADR_CAA_ADDR(x))
2587 #define HW_CAU_RADR_CAA_WR(x, v) (HW_CAU_RADR_CAA(x).U = (v))
2588 /*@}*/
2589
2590 /*
2591  * Constants & macros for individual CAU_RADR_CAA bitfields
2592  */
2593
2594 /*!
2595  * @name Register CAU_RADR_CAA, field ACC[31:0] (WO)
2596  */
2597 /*@{*/
2598 #define BP_CAU_RADR_CAA_ACC  (0U)          /*!< Bit position for CAU_RADR_CAA_ACC. */
2599 #define BM_CAU_RADR_CAA_ACC  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CAA_ACC. */
2600 #define BS_CAU_RADR_CAA_ACC  (32U)         /*!< Bit field size in bits for CAU_RADR_CAA_ACC. */
2601
2602 /*! @brief Format value for bitfield CAU_RADR_CAA_ACC. */
2603 #define BF_CAU_RADR_CAA_ACC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CAA_ACC) & BM_CAU_RADR_CAA_ACC)
2604 /*@}*/
2605
2606 /*******************************************************************************
2607  * HW_CAU_RADR_CA0 - General Purpose Register 0 - Reverse and Add to Register command
2608  ******************************************************************************/
2609
2610 /*!
2611  * @brief HW_CAU_RADR_CA0 - General Purpose Register 0 - Reverse and Add to Register command (WO)
2612  *
2613  * Reset value: 0x00000000U
2614  */
2615 typedef union _hw_cau_radr_ca0
2616 {
2617     uint32_t U;
2618     struct _hw_cau_radr_ca0_bitfields
2619     {
2620         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
2621     } B;
2622 } hw_cau_radr_ca0_t;
2623
2624 /*!
2625  * @name Constants and macros for entire CAU_RADR_CA0 register
2626  */
2627 /*@{*/
2628 #define HW_CAU_RADR_CA0_ADDR(x)  ((x) + 0x908U)
2629
2630 #define HW_CAU_RADR_CA0(x)       (*(__O hw_cau_radr_ca0_t *) HW_CAU_RADR_CA0_ADDR(x))
2631 #define HW_CAU_RADR_CA0_WR(x, v) (HW_CAU_RADR_CA0(x).U = (v))
2632 /*@}*/
2633
2634 /*
2635  * Constants & macros for individual CAU_RADR_CA0 bitfields
2636  */
2637
2638 /*!
2639  * @name Register CAU_RADR_CA0, field CA0[31:0] (WO)
2640  */
2641 /*@{*/
2642 #define BP_CAU_RADR_CA0_CA0  (0U)          /*!< Bit position for CAU_RADR_CA0_CA0. */
2643 #define BM_CAU_RADR_CA0_CA0  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA0_CA0. */
2644 #define BS_CAU_RADR_CA0_CA0  (32U)         /*!< Bit field size in bits for CAU_RADR_CA0_CA0. */
2645
2646 /*! @brief Format value for bitfield CAU_RADR_CA0_CA0. */
2647 #define BF_CAU_RADR_CA0_CA0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA0_CA0) & BM_CAU_RADR_CA0_CA0)
2648 /*@}*/
2649
2650 /*******************************************************************************
2651  * HW_CAU_RADR_CA1 - General Purpose Register 1 - Reverse and Add to Register command
2652  ******************************************************************************/
2653
2654 /*!
2655  * @brief HW_CAU_RADR_CA1 - General Purpose Register 1 - Reverse and Add to Register command (WO)
2656  *
2657  * Reset value: 0x00000000U
2658  */
2659 typedef union _hw_cau_radr_ca1
2660 {
2661     uint32_t U;
2662     struct _hw_cau_radr_ca1_bitfields
2663     {
2664         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
2665     } B;
2666 } hw_cau_radr_ca1_t;
2667
2668 /*!
2669  * @name Constants and macros for entire CAU_RADR_CA1 register
2670  */
2671 /*@{*/
2672 #define HW_CAU_RADR_CA1_ADDR(x)  ((x) + 0x90CU)
2673
2674 #define HW_CAU_RADR_CA1(x)       (*(__O hw_cau_radr_ca1_t *) HW_CAU_RADR_CA1_ADDR(x))
2675 #define HW_CAU_RADR_CA1_WR(x, v) (HW_CAU_RADR_CA1(x).U = (v))
2676 /*@}*/
2677
2678 /*
2679  * Constants & macros for individual CAU_RADR_CA1 bitfields
2680  */
2681
2682 /*!
2683  * @name Register CAU_RADR_CA1, field CA1[31:0] (WO)
2684  */
2685 /*@{*/
2686 #define BP_CAU_RADR_CA1_CA1  (0U)          /*!< Bit position for CAU_RADR_CA1_CA1. */
2687 #define BM_CAU_RADR_CA1_CA1  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA1_CA1. */
2688 #define BS_CAU_RADR_CA1_CA1  (32U)         /*!< Bit field size in bits for CAU_RADR_CA1_CA1. */
2689
2690 /*! @brief Format value for bitfield CAU_RADR_CA1_CA1. */
2691 #define BF_CAU_RADR_CA1_CA1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA1_CA1) & BM_CAU_RADR_CA1_CA1)
2692 /*@}*/
2693
2694 /*******************************************************************************
2695  * HW_CAU_RADR_CA2 - General Purpose Register 2 - Reverse and Add to Register command
2696  ******************************************************************************/
2697
2698 /*!
2699  * @brief HW_CAU_RADR_CA2 - General Purpose Register 2 - Reverse and Add to Register command (WO)
2700  *
2701  * Reset value: 0x00000000U
2702  */
2703 typedef union _hw_cau_radr_ca2
2704 {
2705     uint32_t U;
2706     struct _hw_cau_radr_ca2_bitfields
2707     {
2708         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
2709     } B;
2710 } hw_cau_radr_ca2_t;
2711
2712 /*!
2713  * @name Constants and macros for entire CAU_RADR_CA2 register
2714  */
2715 /*@{*/
2716 #define HW_CAU_RADR_CA2_ADDR(x)  ((x) + 0x910U)
2717
2718 #define HW_CAU_RADR_CA2(x)       (*(__O hw_cau_radr_ca2_t *) HW_CAU_RADR_CA2_ADDR(x))
2719 #define HW_CAU_RADR_CA2_WR(x, v) (HW_CAU_RADR_CA2(x).U = (v))
2720 /*@}*/
2721
2722 /*
2723  * Constants & macros for individual CAU_RADR_CA2 bitfields
2724  */
2725
2726 /*!
2727  * @name Register CAU_RADR_CA2, field CA2[31:0] (WO)
2728  */
2729 /*@{*/
2730 #define BP_CAU_RADR_CA2_CA2  (0U)          /*!< Bit position for CAU_RADR_CA2_CA2. */
2731 #define BM_CAU_RADR_CA2_CA2  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA2_CA2. */
2732 #define BS_CAU_RADR_CA2_CA2  (32U)         /*!< Bit field size in bits for CAU_RADR_CA2_CA2. */
2733
2734 /*! @brief Format value for bitfield CAU_RADR_CA2_CA2. */
2735 #define BF_CAU_RADR_CA2_CA2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA2_CA2) & BM_CAU_RADR_CA2_CA2)
2736 /*@}*/
2737
2738 /*******************************************************************************
2739  * HW_CAU_RADR_CA3 - General Purpose Register 3 - Reverse and Add to Register command
2740  ******************************************************************************/
2741
2742 /*!
2743  * @brief HW_CAU_RADR_CA3 - General Purpose Register 3 - Reverse and Add to Register command (WO)
2744  *
2745  * Reset value: 0x00000000U
2746  */
2747 typedef union _hw_cau_radr_ca3
2748 {
2749     uint32_t U;
2750     struct _hw_cau_radr_ca3_bitfields
2751     {
2752         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
2753     } B;
2754 } hw_cau_radr_ca3_t;
2755
2756 /*!
2757  * @name Constants and macros for entire CAU_RADR_CA3 register
2758  */
2759 /*@{*/
2760 #define HW_CAU_RADR_CA3_ADDR(x)  ((x) + 0x914U)
2761
2762 #define HW_CAU_RADR_CA3(x)       (*(__O hw_cau_radr_ca3_t *) HW_CAU_RADR_CA3_ADDR(x))
2763 #define HW_CAU_RADR_CA3_WR(x, v) (HW_CAU_RADR_CA3(x).U = (v))
2764 /*@}*/
2765
2766 /*
2767  * Constants & macros for individual CAU_RADR_CA3 bitfields
2768  */
2769
2770 /*!
2771  * @name Register CAU_RADR_CA3, field CA3[31:0] (WO)
2772  */
2773 /*@{*/
2774 #define BP_CAU_RADR_CA3_CA3  (0U)          /*!< Bit position for CAU_RADR_CA3_CA3. */
2775 #define BM_CAU_RADR_CA3_CA3  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA3_CA3. */
2776 #define BS_CAU_RADR_CA3_CA3  (32U)         /*!< Bit field size in bits for CAU_RADR_CA3_CA3. */
2777
2778 /*! @brief Format value for bitfield CAU_RADR_CA3_CA3. */
2779 #define BF_CAU_RADR_CA3_CA3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA3_CA3) & BM_CAU_RADR_CA3_CA3)
2780 /*@}*/
2781
2782 /*******************************************************************************
2783  * HW_CAU_RADR_CA4 - General Purpose Register 4 - Reverse and Add to Register command
2784  ******************************************************************************/
2785
2786 /*!
2787  * @brief HW_CAU_RADR_CA4 - General Purpose Register 4 - Reverse and Add to Register command (WO)
2788  *
2789  * Reset value: 0x00000000U
2790  */
2791 typedef union _hw_cau_radr_ca4
2792 {
2793     uint32_t U;
2794     struct _hw_cau_radr_ca4_bitfields
2795     {
2796         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
2797     } B;
2798 } hw_cau_radr_ca4_t;
2799
2800 /*!
2801  * @name Constants and macros for entire CAU_RADR_CA4 register
2802  */
2803 /*@{*/
2804 #define HW_CAU_RADR_CA4_ADDR(x)  ((x) + 0x918U)
2805
2806 #define HW_CAU_RADR_CA4(x)       (*(__O hw_cau_radr_ca4_t *) HW_CAU_RADR_CA4_ADDR(x))
2807 #define HW_CAU_RADR_CA4_WR(x, v) (HW_CAU_RADR_CA4(x).U = (v))
2808 /*@}*/
2809
2810 /*
2811  * Constants & macros for individual CAU_RADR_CA4 bitfields
2812  */
2813
2814 /*!
2815  * @name Register CAU_RADR_CA4, field CA4[31:0] (WO)
2816  */
2817 /*@{*/
2818 #define BP_CAU_RADR_CA4_CA4  (0U)          /*!< Bit position for CAU_RADR_CA4_CA4. */
2819 #define BM_CAU_RADR_CA4_CA4  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA4_CA4. */
2820 #define BS_CAU_RADR_CA4_CA4  (32U)         /*!< Bit field size in bits for CAU_RADR_CA4_CA4. */
2821
2822 /*! @brief Format value for bitfield CAU_RADR_CA4_CA4. */
2823 #define BF_CAU_RADR_CA4_CA4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA4_CA4) & BM_CAU_RADR_CA4_CA4)
2824 /*@}*/
2825
2826 /*******************************************************************************
2827  * HW_CAU_RADR_CA5 - General Purpose Register 5 - Reverse and Add to Register command
2828  ******************************************************************************/
2829
2830 /*!
2831  * @brief HW_CAU_RADR_CA5 - General Purpose Register 5 - Reverse and Add to Register command (WO)
2832  *
2833  * Reset value: 0x00000000U
2834  */
2835 typedef union _hw_cau_radr_ca5
2836 {
2837     uint32_t U;
2838     struct _hw_cau_radr_ca5_bitfields
2839     {
2840         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
2841     } B;
2842 } hw_cau_radr_ca5_t;
2843
2844 /*!
2845  * @name Constants and macros for entire CAU_RADR_CA5 register
2846  */
2847 /*@{*/
2848 #define HW_CAU_RADR_CA5_ADDR(x)  ((x) + 0x91CU)
2849
2850 #define HW_CAU_RADR_CA5(x)       (*(__O hw_cau_radr_ca5_t *) HW_CAU_RADR_CA5_ADDR(x))
2851 #define HW_CAU_RADR_CA5_WR(x, v) (HW_CAU_RADR_CA5(x).U = (v))
2852 /*@}*/
2853
2854 /*
2855  * Constants & macros for individual CAU_RADR_CA5 bitfields
2856  */
2857
2858 /*!
2859  * @name Register CAU_RADR_CA5, field CA5[31:0] (WO)
2860  */
2861 /*@{*/
2862 #define BP_CAU_RADR_CA5_CA5  (0U)          /*!< Bit position for CAU_RADR_CA5_CA5. */
2863 #define BM_CAU_RADR_CA5_CA5  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA5_CA5. */
2864 #define BS_CAU_RADR_CA5_CA5  (32U)         /*!< Bit field size in bits for CAU_RADR_CA5_CA5. */
2865
2866 /*! @brief Format value for bitfield CAU_RADR_CA5_CA5. */
2867 #define BF_CAU_RADR_CA5_CA5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA5_CA5) & BM_CAU_RADR_CA5_CA5)
2868 /*@}*/
2869
2870 /*******************************************************************************
2871  * HW_CAU_RADR_CA6 - General Purpose Register 6 - Reverse and Add to Register command
2872  ******************************************************************************/
2873
2874 /*!
2875  * @brief HW_CAU_RADR_CA6 - General Purpose Register 6 - Reverse and Add to Register command (WO)
2876  *
2877  * Reset value: 0x00000000U
2878  */
2879 typedef union _hw_cau_radr_ca6
2880 {
2881     uint32_t U;
2882     struct _hw_cau_radr_ca6_bitfields
2883     {
2884         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
2885     } B;
2886 } hw_cau_radr_ca6_t;
2887
2888 /*!
2889  * @name Constants and macros for entire CAU_RADR_CA6 register
2890  */
2891 /*@{*/
2892 #define HW_CAU_RADR_CA6_ADDR(x)  ((x) + 0x920U)
2893
2894 #define HW_CAU_RADR_CA6(x)       (*(__O hw_cau_radr_ca6_t *) HW_CAU_RADR_CA6_ADDR(x))
2895 #define HW_CAU_RADR_CA6_WR(x, v) (HW_CAU_RADR_CA6(x).U = (v))
2896 /*@}*/
2897
2898 /*
2899  * Constants & macros for individual CAU_RADR_CA6 bitfields
2900  */
2901
2902 /*!
2903  * @name Register CAU_RADR_CA6, field CA6[31:0] (WO)
2904  */
2905 /*@{*/
2906 #define BP_CAU_RADR_CA6_CA6  (0U)          /*!< Bit position for CAU_RADR_CA6_CA6. */
2907 #define BM_CAU_RADR_CA6_CA6  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA6_CA6. */
2908 #define BS_CAU_RADR_CA6_CA6  (32U)         /*!< Bit field size in bits for CAU_RADR_CA6_CA6. */
2909
2910 /*! @brief Format value for bitfield CAU_RADR_CA6_CA6. */
2911 #define BF_CAU_RADR_CA6_CA6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA6_CA6) & BM_CAU_RADR_CA6_CA6)
2912 /*@}*/
2913
2914 /*******************************************************************************
2915  * HW_CAU_RADR_CA7 - General Purpose Register 7 - Reverse and Add to Register command
2916  ******************************************************************************/
2917
2918 /*!
2919  * @brief HW_CAU_RADR_CA7 - General Purpose Register 7 - Reverse and Add to Register command (WO)
2920  *
2921  * Reset value: 0x00000000U
2922  */
2923 typedef union _hw_cau_radr_ca7
2924 {
2925     uint32_t U;
2926     struct _hw_cau_radr_ca7_bitfields
2927     {
2928         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
2929     } B;
2930 } hw_cau_radr_ca7_t;
2931
2932 /*!
2933  * @name Constants and macros for entire CAU_RADR_CA7 register
2934  */
2935 /*@{*/
2936 #define HW_CAU_RADR_CA7_ADDR(x)  ((x) + 0x924U)
2937
2938 #define HW_CAU_RADR_CA7(x)       (*(__O hw_cau_radr_ca7_t *) HW_CAU_RADR_CA7_ADDR(x))
2939 #define HW_CAU_RADR_CA7_WR(x, v) (HW_CAU_RADR_CA7(x).U = (v))
2940 /*@}*/
2941
2942 /*
2943  * Constants & macros for individual CAU_RADR_CA7 bitfields
2944  */
2945
2946 /*!
2947  * @name Register CAU_RADR_CA7, field CA7[31:0] (WO)
2948  */
2949 /*@{*/
2950 #define BP_CAU_RADR_CA7_CA7  (0U)          /*!< Bit position for CAU_RADR_CA7_CA7. */
2951 #define BM_CAU_RADR_CA7_CA7  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA7_CA7. */
2952 #define BS_CAU_RADR_CA7_CA7  (32U)         /*!< Bit field size in bits for CAU_RADR_CA7_CA7. */
2953
2954 /*! @brief Format value for bitfield CAU_RADR_CA7_CA7. */
2955 #define BF_CAU_RADR_CA7_CA7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA7_CA7) & BM_CAU_RADR_CA7_CA7)
2956 /*@}*/
2957
2958 /*******************************************************************************
2959  * HW_CAU_RADR_CA8 - General Purpose Register 8 - Reverse and Add to Register command
2960  ******************************************************************************/
2961
2962 /*!
2963  * @brief HW_CAU_RADR_CA8 - General Purpose Register 8 - Reverse and Add to Register command (WO)
2964  *
2965  * Reset value: 0x00000000U
2966  */
2967 typedef union _hw_cau_radr_ca8
2968 {
2969     uint32_t U;
2970     struct _hw_cau_radr_ca8_bitfields
2971     {
2972         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
2973     } B;
2974 } hw_cau_radr_ca8_t;
2975
2976 /*!
2977  * @name Constants and macros for entire CAU_RADR_CA8 register
2978  */
2979 /*@{*/
2980 #define HW_CAU_RADR_CA8_ADDR(x)  ((x) + 0x928U)
2981
2982 #define HW_CAU_RADR_CA8(x)       (*(__O hw_cau_radr_ca8_t *) HW_CAU_RADR_CA8_ADDR(x))
2983 #define HW_CAU_RADR_CA8_WR(x, v) (HW_CAU_RADR_CA8(x).U = (v))
2984 /*@}*/
2985
2986 /*
2987  * Constants & macros for individual CAU_RADR_CA8 bitfields
2988  */
2989
2990 /*!
2991  * @name Register CAU_RADR_CA8, field CA8[31:0] (WO)
2992  */
2993 /*@{*/
2994 #define BP_CAU_RADR_CA8_CA8  (0U)          /*!< Bit position for CAU_RADR_CA8_CA8. */
2995 #define BM_CAU_RADR_CA8_CA8  (0xFFFFFFFFU) /*!< Bit mask for CAU_RADR_CA8_CA8. */
2996 #define BS_CAU_RADR_CA8_CA8  (32U)         /*!< Bit field size in bits for CAU_RADR_CA8_CA8. */
2997
2998 /*! @brief Format value for bitfield CAU_RADR_CA8_CA8. */
2999 #define BF_CAU_RADR_CA8_CA8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_RADR_CA8_CA8) & BM_CAU_RADR_CA8_CA8)
3000 /*@}*/
3001
3002 /*******************************************************************************
3003  * HW_CAU_XOR_CASR - Status register  - Exclusive Or command
3004  ******************************************************************************/
3005
3006 /*!
3007  * @brief HW_CAU_XOR_CASR - Status register  - Exclusive Or command (WO)
3008  *
3009  * Reset value: 0x20000000U
3010  */
3011 typedef union _hw_cau_xor_casr
3012 {
3013     uint32_t U;
3014     struct _hw_cau_xor_casr_bitfields
3015     {
3016         uint32_t IC : 1;               /*!< [0]  */
3017         uint32_t DPE : 1;              /*!< [1]  */
3018         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
3019         uint32_t VER : 4;              /*!< [31:28] CAU version */
3020     } B;
3021 } hw_cau_xor_casr_t;
3022
3023 /*!
3024  * @name Constants and macros for entire CAU_XOR_CASR register
3025  */
3026 /*@{*/
3027 #define HW_CAU_XOR_CASR_ADDR(x)  ((x) + 0x980U)
3028
3029 #define HW_CAU_XOR_CASR(x)       (*(__O hw_cau_xor_casr_t *) HW_CAU_XOR_CASR_ADDR(x))
3030 #define HW_CAU_XOR_CASR_WR(x, v) (HW_CAU_XOR_CASR(x).U = (v))
3031 /*@}*/
3032
3033 /*
3034  * Constants & macros for individual CAU_XOR_CASR bitfields
3035  */
3036
3037 /*!
3038  * @name Register CAU_XOR_CASR, field IC[0] (WO)
3039  *
3040  * Values:
3041  * - 0 - No illegal commands issued
3042  * - 1 - Illegal command issued
3043  */
3044 /*@{*/
3045 #define BP_CAU_XOR_CASR_IC   (0U)          /*!< Bit position for CAU_XOR_CASR_IC. */
3046 #define BM_CAU_XOR_CASR_IC   (0x00000001U) /*!< Bit mask for CAU_XOR_CASR_IC. */
3047 #define BS_CAU_XOR_CASR_IC   (1U)          /*!< Bit field size in bits for CAU_XOR_CASR_IC. */
3048
3049 /*! @brief Format value for bitfield CAU_XOR_CASR_IC. */
3050 #define BF_CAU_XOR_CASR_IC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CASR_IC) & BM_CAU_XOR_CASR_IC)
3051 /*@}*/
3052
3053 /*!
3054  * @name Register CAU_XOR_CASR, field DPE[1] (WO)
3055  *
3056  * Values:
3057  * - 0 - No error detected
3058  * - 1 - DES key parity error detected
3059  */
3060 /*@{*/
3061 #define BP_CAU_XOR_CASR_DPE  (1U)          /*!< Bit position for CAU_XOR_CASR_DPE. */
3062 #define BM_CAU_XOR_CASR_DPE  (0x00000002U) /*!< Bit mask for CAU_XOR_CASR_DPE. */
3063 #define BS_CAU_XOR_CASR_DPE  (1U)          /*!< Bit field size in bits for CAU_XOR_CASR_DPE. */
3064
3065 /*! @brief Format value for bitfield CAU_XOR_CASR_DPE. */
3066 #define BF_CAU_XOR_CASR_DPE(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CASR_DPE) & BM_CAU_XOR_CASR_DPE)
3067 /*@}*/
3068
3069 /*!
3070  * @name Register CAU_XOR_CASR, field VER[31:28] (WO)
3071  *
3072  * Values:
3073  * - 0001 - Initial CAU version
3074  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
3075  *     value on this device)
3076  */
3077 /*@{*/
3078 #define BP_CAU_XOR_CASR_VER  (28U)         /*!< Bit position for CAU_XOR_CASR_VER. */
3079 #define BM_CAU_XOR_CASR_VER  (0xF0000000U) /*!< Bit mask for CAU_XOR_CASR_VER. */
3080 #define BS_CAU_XOR_CASR_VER  (4U)          /*!< Bit field size in bits for CAU_XOR_CASR_VER. */
3081
3082 /*! @brief Format value for bitfield CAU_XOR_CASR_VER. */
3083 #define BF_CAU_XOR_CASR_VER(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CASR_VER) & BM_CAU_XOR_CASR_VER)
3084 /*@}*/
3085
3086 /*******************************************************************************
3087  * HW_CAU_XOR_CAA - Accumulator register - Exclusive Or command
3088  ******************************************************************************/
3089
3090 /*!
3091  * @brief HW_CAU_XOR_CAA - Accumulator register - Exclusive Or command (WO)
3092  *
3093  * Reset value: 0x00000000U
3094  */
3095 typedef union _hw_cau_xor_caa
3096 {
3097     uint32_t U;
3098     struct _hw_cau_xor_caa_bitfields
3099     {
3100         uint32_t ACC : 32;             /*!< [31:0] ACC */
3101     } B;
3102 } hw_cau_xor_caa_t;
3103
3104 /*!
3105  * @name Constants and macros for entire CAU_XOR_CAA register
3106  */
3107 /*@{*/
3108 #define HW_CAU_XOR_CAA_ADDR(x)   ((x) + 0x984U)
3109
3110 #define HW_CAU_XOR_CAA(x)        (*(__O hw_cau_xor_caa_t *) HW_CAU_XOR_CAA_ADDR(x))
3111 #define HW_CAU_XOR_CAA_WR(x, v)  (HW_CAU_XOR_CAA(x).U = (v))
3112 /*@}*/
3113
3114 /*
3115  * Constants & macros for individual CAU_XOR_CAA bitfields
3116  */
3117
3118 /*!
3119  * @name Register CAU_XOR_CAA, field ACC[31:0] (WO)
3120  */
3121 /*@{*/
3122 #define BP_CAU_XOR_CAA_ACC   (0U)          /*!< Bit position for CAU_XOR_CAA_ACC. */
3123 #define BM_CAU_XOR_CAA_ACC   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CAA_ACC. */
3124 #define BS_CAU_XOR_CAA_ACC   (32U)         /*!< Bit field size in bits for CAU_XOR_CAA_ACC. */
3125
3126 /*! @brief Format value for bitfield CAU_XOR_CAA_ACC. */
3127 #define BF_CAU_XOR_CAA_ACC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CAA_ACC) & BM_CAU_XOR_CAA_ACC)
3128 /*@}*/
3129
3130 /*******************************************************************************
3131  * HW_CAU_XOR_CA0 - General Purpose Register 0 - Exclusive Or command
3132  ******************************************************************************/
3133
3134 /*!
3135  * @brief HW_CAU_XOR_CA0 - General Purpose Register 0 - Exclusive Or command (WO)
3136  *
3137  * Reset value: 0x00000000U
3138  */
3139 typedef union _hw_cau_xor_ca0
3140 {
3141     uint32_t U;
3142     struct _hw_cau_xor_ca0_bitfields
3143     {
3144         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
3145     } B;
3146 } hw_cau_xor_ca0_t;
3147
3148 /*!
3149  * @name Constants and macros for entire CAU_XOR_CA0 register
3150  */
3151 /*@{*/
3152 #define HW_CAU_XOR_CA0_ADDR(x)   ((x) + 0x988U)
3153
3154 #define HW_CAU_XOR_CA0(x)        (*(__O hw_cau_xor_ca0_t *) HW_CAU_XOR_CA0_ADDR(x))
3155 #define HW_CAU_XOR_CA0_WR(x, v)  (HW_CAU_XOR_CA0(x).U = (v))
3156 /*@}*/
3157
3158 /*
3159  * Constants & macros for individual CAU_XOR_CA0 bitfields
3160  */
3161
3162 /*!
3163  * @name Register CAU_XOR_CA0, field CA0[31:0] (WO)
3164  */
3165 /*@{*/
3166 #define BP_CAU_XOR_CA0_CA0   (0U)          /*!< Bit position for CAU_XOR_CA0_CA0. */
3167 #define BM_CAU_XOR_CA0_CA0   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA0_CA0. */
3168 #define BS_CAU_XOR_CA0_CA0   (32U)         /*!< Bit field size in bits for CAU_XOR_CA0_CA0. */
3169
3170 /*! @brief Format value for bitfield CAU_XOR_CA0_CA0. */
3171 #define BF_CAU_XOR_CA0_CA0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA0_CA0) & BM_CAU_XOR_CA0_CA0)
3172 /*@}*/
3173
3174 /*******************************************************************************
3175  * HW_CAU_XOR_CA1 - General Purpose Register 1 - Exclusive Or command
3176  ******************************************************************************/
3177
3178 /*!
3179  * @brief HW_CAU_XOR_CA1 - General Purpose Register 1 - Exclusive Or command (WO)
3180  *
3181  * Reset value: 0x00000000U
3182  */
3183 typedef union _hw_cau_xor_ca1
3184 {
3185     uint32_t U;
3186     struct _hw_cau_xor_ca1_bitfields
3187     {
3188         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
3189     } B;
3190 } hw_cau_xor_ca1_t;
3191
3192 /*!
3193  * @name Constants and macros for entire CAU_XOR_CA1 register
3194  */
3195 /*@{*/
3196 #define HW_CAU_XOR_CA1_ADDR(x)   ((x) + 0x98CU)
3197
3198 #define HW_CAU_XOR_CA1(x)        (*(__O hw_cau_xor_ca1_t *) HW_CAU_XOR_CA1_ADDR(x))
3199 #define HW_CAU_XOR_CA1_WR(x, v)  (HW_CAU_XOR_CA1(x).U = (v))
3200 /*@}*/
3201
3202 /*
3203  * Constants & macros for individual CAU_XOR_CA1 bitfields
3204  */
3205
3206 /*!
3207  * @name Register CAU_XOR_CA1, field CA1[31:0] (WO)
3208  */
3209 /*@{*/
3210 #define BP_CAU_XOR_CA1_CA1   (0U)          /*!< Bit position for CAU_XOR_CA1_CA1. */
3211 #define BM_CAU_XOR_CA1_CA1   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA1_CA1. */
3212 #define BS_CAU_XOR_CA1_CA1   (32U)         /*!< Bit field size in bits for CAU_XOR_CA1_CA1. */
3213
3214 /*! @brief Format value for bitfield CAU_XOR_CA1_CA1. */
3215 #define BF_CAU_XOR_CA1_CA1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA1_CA1) & BM_CAU_XOR_CA1_CA1)
3216 /*@}*/
3217
3218 /*******************************************************************************
3219  * HW_CAU_XOR_CA2 - General Purpose Register 2 - Exclusive Or command
3220  ******************************************************************************/
3221
3222 /*!
3223  * @brief HW_CAU_XOR_CA2 - General Purpose Register 2 - Exclusive Or command (WO)
3224  *
3225  * Reset value: 0x00000000U
3226  */
3227 typedef union _hw_cau_xor_ca2
3228 {
3229     uint32_t U;
3230     struct _hw_cau_xor_ca2_bitfields
3231     {
3232         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
3233     } B;
3234 } hw_cau_xor_ca2_t;
3235
3236 /*!
3237  * @name Constants and macros for entire CAU_XOR_CA2 register
3238  */
3239 /*@{*/
3240 #define HW_CAU_XOR_CA2_ADDR(x)   ((x) + 0x990U)
3241
3242 #define HW_CAU_XOR_CA2(x)        (*(__O hw_cau_xor_ca2_t *) HW_CAU_XOR_CA2_ADDR(x))
3243 #define HW_CAU_XOR_CA2_WR(x, v)  (HW_CAU_XOR_CA2(x).U = (v))
3244 /*@}*/
3245
3246 /*
3247  * Constants & macros for individual CAU_XOR_CA2 bitfields
3248  */
3249
3250 /*!
3251  * @name Register CAU_XOR_CA2, field CA2[31:0] (WO)
3252  */
3253 /*@{*/
3254 #define BP_CAU_XOR_CA2_CA2   (0U)          /*!< Bit position for CAU_XOR_CA2_CA2. */
3255 #define BM_CAU_XOR_CA2_CA2   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA2_CA2. */
3256 #define BS_CAU_XOR_CA2_CA2   (32U)         /*!< Bit field size in bits for CAU_XOR_CA2_CA2. */
3257
3258 /*! @brief Format value for bitfield CAU_XOR_CA2_CA2. */
3259 #define BF_CAU_XOR_CA2_CA2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA2_CA2) & BM_CAU_XOR_CA2_CA2)
3260 /*@}*/
3261
3262 /*******************************************************************************
3263  * HW_CAU_XOR_CA3 - General Purpose Register 3 - Exclusive Or command
3264  ******************************************************************************/
3265
3266 /*!
3267  * @brief HW_CAU_XOR_CA3 - General Purpose Register 3 - Exclusive Or command (WO)
3268  *
3269  * Reset value: 0x00000000U
3270  */
3271 typedef union _hw_cau_xor_ca3
3272 {
3273     uint32_t U;
3274     struct _hw_cau_xor_ca3_bitfields
3275     {
3276         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
3277     } B;
3278 } hw_cau_xor_ca3_t;
3279
3280 /*!
3281  * @name Constants and macros for entire CAU_XOR_CA3 register
3282  */
3283 /*@{*/
3284 #define HW_CAU_XOR_CA3_ADDR(x)   ((x) + 0x994U)
3285
3286 #define HW_CAU_XOR_CA3(x)        (*(__O hw_cau_xor_ca3_t *) HW_CAU_XOR_CA3_ADDR(x))
3287 #define HW_CAU_XOR_CA3_WR(x, v)  (HW_CAU_XOR_CA3(x).U = (v))
3288 /*@}*/
3289
3290 /*
3291  * Constants & macros for individual CAU_XOR_CA3 bitfields
3292  */
3293
3294 /*!
3295  * @name Register CAU_XOR_CA3, field CA3[31:0] (WO)
3296  */
3297 /*@{*/
3298 #define BP_CAU_XOR_CA3_CA3   (0U)          /*!< Bit position for CAU_XOR_CA3_CA3. */
3299 #define BM_CAU_XOR_CA3_CA3   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA3_CA3. */
3300 #define BS_CAU_XOR_CA3_CA3   (32U)         /*!< Bit field size in bits for CAU_XOR_CA3_CA3. */
3301
3302 /*! @brief Format value for bitfield CAU_XOR_CA3_CA3. */
3303 #define BF_CAU_XOR_CA3_CA3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA3_CA3) & BM_CAU_XOR_CA3_CA3)
3304 /*@}*/
3305
3306 /*******************************************************************************
3307  * HW_CAU_XOR_CA4 - General Purpose Register 4 - Exclusive Or command
3308  ******************************************************************************/
3309
3310 /*!
3311  * @brief HW_CAU_XOR_CA4 - General Purpose Register 4 - Exclusive Or command (WO)
3312  *
3313  * Reset value: 0x00000000U
3314  */
3315 typedef union _hw_cau_xor_ca4
3316 {
3317     uint32_t U;
3318     struct _hw_cau_xor_ca4_bitfields
3319     {
3320         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
3321     } B;
3322 } hw_cau_xor_ca4_t;
3323
3324 /*!
3325  * @name Constants and macros for entire CAU_XOR_CA4 register
3326  */
3327 /*@{*/
3328 #define HW_CAU_XOR_CA4_ADDR(x)   ((x) + 0x998U)
3329
3330 #define HW_CAU_XOR_CA4(x)        (*(__O hw_cau_xor_ca4_t *) HW_CAU_XOR_CA4_ADDR(x))
3331 #define HW_CAU_XOR_CA4_WR(x, v)  (HW_CAU_XOR_CA4(x).U = (v))
3332 /*@}*/
3333
3334 /*
3335  * Constants & macros for individual CAU_XOR_CA4 bitfields
3336  */
3337
3338 /*!
3339  * @name Register CAU_XOR_CA4, field CA4[31:0] (WO)
3340  */
3341 /*@{*/
3342 #define BP_CAU_XOR_CA4_CA4   (0U)          /*!< Bit position for CAU_XOR_CA4_CA4. */
3343 #define BM_CAU_XOR_CA4_CA4   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA4_CA4. */
3344 #define BS_CAU_XOR_CA4_CA4   (32U)         /*!< Bit field size in bits for CAU_XOR_CA4_CA4. */
3345
3346 /*! @brief Format value for bitfield CAU_XOR_CA4_CA4. */
3347 #define BF_CAU_XOR_CA4_CA4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA4_CA4) & BM_CAU_XOR_CA4_CA4)
3348 /*@}*/
3349
3350 /*******************************************************************************
3351  * HW_CAU_XOR_CA5 - General Purpose Register 5 - Exclusive Or command
3352  ******************************************************************************/
3353
3354 /*!
3355  * @brief HW_CAU_XOR_CA5 - General Purpose Register 5 - Exclusive Or command (WO)
3356  *
3357  * Reset value: 0x00000000U
3358  */
3359 typedef union _hw_cau_xor_ca5
3360 {
3361     uint32_t U;
3362     struct _hw_cau_xor_ca5_bitfields
3363     {
3364         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
3365     } B;
3366 } hw_cau_xor_ca5_t;
3367
3368 /*!
3369  * @name Constants and macros for entire CAU_XOR_CA5 register
3370  */
3371 /*@{*/
3372 #define HW_CAU_XOR_CA5_ADDR(x)   ((x) + 0x99CU)
3373
3374 #define HW_CAU_XOR_CA5(x)        (*(__O hw_cau_xor_ca5_t *) HW_CAU_XOR_CA5_ADDR(x))
3375 #define HW_CAU_XOR_CA5_WR(x, v)  (HW_CAU_XOR_CA5(x).U = (v))
3376 /*@}*/
3377
3378 /*
3379  * Constants & macros for individual CAU_XOR_CA5 bitfields
3380  */
3381
3382 /*!
3383  * @name Register CAU_XOR_CA5, field CA5[31:0] (WO)
3384  */
3385 /*@{*/
3386 #define BP_CAU_XOR_CA5_CA5   (0U)          /*!< Bit position for CAU_XOR_CA5_CA5. */
3387 #define BM_CAU_XOR_CA5_CA5   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA5_CA5. */
3388 #define BS_CAU_XOR_CA5_CA5   (32U)         /*!< Bit field size in bits for CAU_XOR_CA5_CA5. */
3389
3390 /*! @brief Format value for bitfield CAU_XOR_CA5_CA5. */
3391 #define BF_CAU_XOR_CA5_CA5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA5_CA5) & BM_CAU_XOR_CA5_CA5)
3392 /*@}*/
3393
3394 /*******************************************************************************
3395  * HW_CAU_XOR_CA6 - General Purpose Register 6 - Exclusive Or command
3396  ******************************************************************************/
3397
3398 /*!
3399  * @brief HW_CAU_XOR_CA6 - General Purpose Register 6 - Exclusive Or command (WO)
3400  *
3401  * Reset value: 0x00000000U
3402  */
3403 typedef union _hw_cau_xor_ca6
3404 {
3405     uint32_t U;
3406     struct _hw_cau_xor_ca6_bitfields
3407     {
3408         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
3409     } B;
3410 } hw_cau_xor_ca6_t;
3411
3412 /*!
3413  * @name Constants and macros for entire CAU_XOR_CA6 register
3414  */
3415 /*@{*/
3416 #define HW_CAU_XOR_CA6_ADDR(x)   ((x) + 0x9A0U)
3417
3418 #define HW_CAU_XOR_CA6(x)        (*(__O hw_cau_xor_ca6_t *) HW_CAU_XOR_CA6_ADDR(x))
3419 #define HW_CAU_XOR_CA6_WR(x, v)  (HW_CAU_XOR_CA6(x).U = (v))
3420 /*@}*/
3421
3422 /*
3423  * Constants & macros for individual CAU_XOR_CA6 bitfields
3424  */
3425
3426 /*!
3427  * @name Register CAU_XOR_CA6, field CA6[31:0] (WO)
3428  */
3429 /*@{*/
3430 #define BP_CAU_XOR_CA6_CA6   (0U)          /*!< Bit position for CAU_XOR_CA6_CA6. */
3431 #define BM_CAU_XOR_CA6_CA6   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA6_CA6. */
3432 #define BS_CAU_XOR_CA6_CA6   (32U)         /*!< Bit field size in bits for CAU_XOR_CA6_CA6. */
3433
3434 /*! @brief Format value for bitfield CAU_XOR_CA6_CA6. */
3435 #define BF_CAU_XOR_CA6_CA6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA6_CA6) & BM_CAU_XOR_CA6_CA6)
3436 /*@}*/
3437
3438 /*******************************************************************************
3439  * HW_CAU_XOR_CA7 - General Purpose Register 7 - Exclusive Or command
3440  ******************************************************************************/
3441
3442 /*!
3443  * @brief HW_CAU_XOR_CA7 - General Purpose Register 7 - Exclusive Or command (WO)
3444  *
3445  * Reset value: 0x00000000U
3446  */
3447 typedef union _hw_cau_xor_ca7
3448 {
3449     uint32_t U;
3450     struct _hw_cau_xor_ca7_bitfields
3451     {
3452         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
3453     } B;
3454 } hw_cau_xor_ca7_t;
3455
3456 /*!
3457  * @name Constants and macros for entire CAU_XOR_CA7 register
3458  */
3459 /*@{*/
3460 #define HW_CAU_XOR_CA7_ADDR(x)   ((x) + 0x9A4U)
3461
3462 #define HW_CAU_XOR_CA7(x)        (*(__O hw_cau_xor_ca7_t *) HW_CAU_XOR_CA7_ADDR(x))
3463 #define HW_CAU_XOR_CA7_WR(x, v)  (HW_CAU_XOR_CA7(x).U = (v))
3464 /*@}*/
3465
3466 /*
3467  * Constants & macros for individual CAU_XOR_CA7 bitfields
3468  */
3469
3470 /*!
3471  * @name Register CAU_XOR_CA7, field CA7[31:0] (WO)
3472  */
3473 /*@{*/
3474 #define BP_CAU_XOR_CA7_CA7   (0U)          /*!< Bit position for CAU_XOR_CA7_CA7. */
3475 #define BM_CAU_XOR_CA7_CA7   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA7_CA7. */
3476 #define BS_CAU_XOR_CA7_CA7   (32U)         /*!< Bit field size in bits for CAU_XOR_CA7_CA7. */
3477
3478 /*! @brief Format value for bitfield CAU_XOR_CA7_CA7. */
3479 #define BF_CAU_XOR_CA7_CA7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA7_CA7) & BM_CAU_XOR_CA7_CA7)
3480 /*@}*/
3481
3482 /*******************************************************************************
3483  * HW_CAU_XOR_CA8 - General Purpose Register 8 - Exclusive Or command
3484  ******************************************************************************/
3485
3486 /*!
3487  * @brief HW_CAU_XOR_CA8 - General Purpose Register 8 - Exclusive Or command (WO)
3488  *
3489  * Reset value: 0x00000000U
3490  */
3491 typedef union _hw_cau_xor_ca8
3492 {
3493     uint32_t U;
3494     struct _hw_cau_xor_ca8_bitfields
3495     {
3496         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
3497     } B;
3498 } hw_cau_xor_ca8_t;
3499
3500 /*!
3501  * @name Constants and macros for entire CAU_XOR_CA8 register
3502  */
3503 /*@{*/
3504 #define HW_CAU_XOR_CA8_ADDR(x)   ((x) + 0x9A8U)
3505
3506 #define HW_CAU_XOR_CA8(x)        (*(__O hw_cau_xor_ca8_t *) HW_CAU_XOR_CA8_ADDR(x))
3507 #define HW_CAU_XOR_CA8_WR(x, v)  (HW_CAU_XOR_CA8(x).U = (v))
3508 /*@}*/
3509
3510 /*
3511  * Constants & macros for individual CAU_XOR_CA8 bitfields
3512  */
3513
3514 /*!
3515  * @name Register CAU_XOR_CA8, field CA8[31:0] (WO)
3516  */
3517 /*@{*/
3518 #define BP_CAU_XOR_CA8_CA8   (0U)          /*!< Bit position for CAU_XOR_CA8_CA8. */
3519 #define BM_CAU_XOR_CA8_CA8   (0xFFFFFFFFU) /*!< Bit mask for CAU_XOR_CA8_CA8. */
3520 #define BS_CAU_XOR_CA8_CA8   (32U)         /*!< Bit field size in bits for CAU_XOR_CA8_CA8. */
3521
3522 /*! @brief Format value for bitfield CAU_XOR_CA8_CA8. */
3523 #define BF_CAU_XOR_CA8_CA8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_XOR_CA8_CA8) & BM_CAU_XOR_CA8_CA8)
3524 /*@}*/
3525
3526 /*******************************************************************************
3527  * HW_CAU_ROTL_CASR - Status register  - Rotate Left command
3528  ******************************************************************************/
3529
3530 /*!
3531  * @brief HW_CAU_ROTL_CASR - Status register  - Rotate Left command (WO)
3532  *
3533  * Reset value: 0x20000000U
3534  */
3535 typedef union _hw_cau_rotl_casr
3536 {
3537     uint32_t U;
3538     struct _hw_cau_rotl_casr_bitfields
3539     {
3540         uint32_t IC : 1;               /*!< [0]  */
3541         uint32_t DPE : 1;              /*!< [1]  */
3542         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
3543         uint32_t VER : 4;              /*!< [31:28] CAU version */
3544     } B;
3545 } hw_cau_rotl_casr_t;
3546
3547 /*!
3548  * @name Constants and macros for entire CAU_ROTL_CASR register
3549  */
3550 /*@{*/
3551 #define HW_CAU_ROTL_CASR_ADDR(x) ((x) + 0x9C0U)
3552
3553 #define HW_CAU_ROTL_CASR(x)      (*(__O hw_cau_rotl_casr_t *) HW_CAU_ROTL_CASR_ADDR(x))
3554 #define HW_CAU_ROTL_CASR_WR(x, v) (HW_CAU_ROTL_CASR(x).U = (v))
3555 /*@}*/
3556
3557 /*
3558  * Constants & macros for individual CAU_ROTL_CASR bitfields
3559  */
3560
3561 /*!
3562  * @name Register CAU_ROTL_CASR, field IC[0] (WO)
3563  *
3564  * Values:
3565  * - 0 - No illegal commands issued
3566  * - 1 - Illegal command issued
3567  */
3568 /*@{*/
3569 #define BP_CAU_ROTL_CASR_IC  (0U)          /*!< Bit position for CAU_ROTL_CASR_IC. */
3570 #define BM_CAU_ROTL_CASR_IC  (0x00000001U) /*!< Bit mask for CAU_ROTL_CASR_IC. */
3571 #define BS_CAU_ROTL_CASR_IC  (1U)          /*!< Bit field size in bits for CAU_ROTL_CASR_IC. */
3572
3573 /*! @brief Format value for bitfield CAU_ROTL_CASR_IC. */
3574 #define BF_CAU_ROTL_CASR_IC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CASR_IC) & BM_CAU_ROTL_CASR_IC)
3575 /*@}*/
3576
3577 /*!
3578  * @name Register CAU_ROTL_CASR, field DPE[1] (WO)
3579  *
3580  * Values:
3581  * - 0 - No error detected
3582  * - 1 - DES key parity error detected
3583  */
3584 /*@{*/
3585 #define BP_CAU_ROTL_CASR_DPE (1U)          /*!< Bit position for CAU_ROTL_CASR_DPE. */
3586 #define BM_CAU_ROTL_CASR_DPE (0x00000002U) /*!< Bit mask for CAU_ROTL_CASR_DPE. */
3587 #define BS_CAU_ROTL_CASR_DPE (1U)          /*!< Bit field size in bits for CAU_ROTL_CASR_DPE. */
3588
3589 /*! @brief Format value for bitfield CAU_ROTL_CASR_DPE. */
3590 #define BF_CAU_ROTL_CASR_DPE(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CASR_DPE) & BM_CAU_ROTL_CASR_DPE)
3591 /*@}*/
3592
3593 /*!
3594  * @name Register CAU_ROTL_CASR, field VER[31:28] (WO)
3595  *
3596  * Values:
3597  * - 0001 - Initial CAU version
3598  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
3599  *     value on this device)
3600  */
3601 /*@{*/
3602 #define BP_CAU_ROTL_CASR_VER (28U)         /*!< Bit position for CAU_ROTL_CASR_VER. */
3603 #define BM_CAU_ROTL_CASR_VER (0xF0000000U) /*!< Bit mask for CAU_ROTL_CASR_VER. */
3604 #define BS_CAU_ROTL_CASR_VER (4U)          /*!< Bit field size in bits for CAU_ROTL_CASR_VER. */
3605
3606 /*! @brief Format value for bitfield CAU_ROTL_CASR_VER. */
3607 #define BF_CAU_ROTL_CASR_VER(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CASR_VER) & BM_CAU_ROTL_CASR_VER)
3608 /*@}*/
3609
3610 /*******************************************************************************
3611  * HW_CAU_ROTL_CAA - Accumulator register - Rotate Left command
3612  ******************************************************************************/
3613
3614 /*!
3615  * @brief HW_CAU_ROTL_CAA - Accumulator register - Rotate Left command (WO)
3616  *
3617  * Reset value: 0x00000000U
3618  */
3619 typedef union _hw_cau_rotl_caa
3620 {
3621     uint32_t U;
3622     struct _hw_cau_rotl_caa_bitfields
3623     {
3624         uint32_t ACC : 32;             /*!< [31:0] ACC */
3625     } B;
3626 } hw_cau_rotl_caa_t;
3627
3628 /*!
3629  * @name Constants and macros for entire CAU_ROTL_CAA register
3630  */
3631 /*@{*/
3632 #define HW_CAU_ROTL_CAA_ADDR(x)  ((x) + 0x9C4U)
3633
3634 #define HW_CAU_ROTL_CAA(x)       (*(__O hw_cau_rotl_caa_t *) HW_CAU_ROTL_CAA_ADDR(x))
3635 #define HW_CAU_ROTL_CAA_WR(x, v) (HW_CAU_ROTL_CAA(x).U = (v))
3636 /*@}*/
3637
3638 /*
3639  * Constants & macros for individual CAU_ROTL_CAA bitfields
3640  */
3641
3642 /*!
3643  * @name Register CAU_ROTL_CAA, field ACC[31:0] (WO)
3644  */
3645 /*@{*/
3646 #define BP_CAU_ROTL_CAA_ACC  (0U)          /*!< Bit position for CAU_ROTL_CAA_ACC. */
3647 #define BM_CAU_ROTL_CAA_ACC  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CAA_ACC. */
3648 #define BS_CAU_ROTL_CAA_ACC  (32U)         /*!< Bit field size in bits for CAU_ROTL_CAA_ACC. */
3649
3650 /*! @brief Format value for bitfield CAU_ROTL_CAA_ACC. */
3651 #define BF_CAU_ROTL_CAA_ACC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CAA_ACC) & BM_CAU_ROTL_CAA_ACC)
3652 /*@}*/
3653
3654 /*******************************************************************************
3655  * HW_CAU_ROTL_CA0 - General Purpose Register 0 - Rotate Left command
3656  ******************************************************************************/
3657
3658 /*!
3659  * @brief HW_CAU_ROTL_CA0 - General Purpose Register 0 - Rotate Left command (WO)
3660  *
3661  * Reset value: 0x00000000U
3662  */
3663 typedef union _hw_cau_rotl_ca0
3664 {
3665     uint32_t U;
3666     struct _hw_cau_rotl_ca0_bitfields
3667     {
3668         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
3669     } B;
3670 } hw_cau_rotl_ca0_t;
3671
3672 /*!
3673  * @name Constants and macros for entire CAU_ROTL_CA0 register
3674  */
3675 /*@{*/
3676 #define HW_CAU_ROTL_CA0_ADDR(x)  ((x) + 0x9C8U)
3677
3678 #define HW_CAU_ROTL_CA0(x)       (*(__O hw_cau_rotl_ca0_t *) HW_CAU_ROTL_CA0_ADDR(x))
3679 #define HW_CAU_ROTL_CA0_WR(x, v) (HW_CAU_ROTL_CA0(x).U = (v))
3680 /*@}*/
3681
3682 /*
3683  * Constants & macros for individual CAU_ROTL_CA0 bitfields
3684  */
3685
3686 /*!
3687  * @name Register CAU_ROTL_CA0, field CA0[31:0] (WO)
3688  */
3689 /*@{*/
3690 #define BP_CAU_ROTL_CA0_CA0  (0U)          /*!< Bit position for CAU_ROTL_CA0_CA0. */
3691 #define BM_CAU_ROTL_CA0_CA0  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA0_CA0. */
3692 #define BS_CAU_ROTL_CA0_CA0  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA0_CA0. */
3693
3694 /*! @brief Format value for bitfield CAU_ROTL_CA0_CA0. */
3695 #define BF_CAU_ROTL_CA0_CA0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA0_CA0) & BM_CAU_ROTL_CA0_CA0)
3696 /*@}*/
3697
3698 /*******************************************************************************
3699  * HW_CAU_ROTL_CA1 - General Purpose Register 1 - Rotate Left command
3700  ******************************************************************************/
3701
3702 /*!
3703  * @brief HW_CAU_ROTL_CA1 - General Purpose Register 1 - Rotate Left command (WO)
3704  *
3705  * Reset value: 0x00000000U
3706  */
3707 typedef union _hw_cau_rotl_ca1
3708 {
3709     uint32_t U;
3710     struct _hw_cau_rotl_ca1_bitfields
3711     {
3712         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
3713     } B;
3714 } hw_cau_rotl_ca1_t;
3715
3716 /*!
3717  * @name Constants and macros for entire CAU_ROTL_CA1 register
3718  */
3719 /*@{*/
3720 #define HW_CAU_ROTL_CA1_ADDR(x)  ((x) + 0x9CCU)
3721
3722 #define HW_CAU_ROTL_CA1(x)       (*(__O hw_cau_rotl_ca1_t *) HW_CAU_ROTL_CA1_ADDR(x))
3723 #define HW_CAU_ROTL_CA1_WR(x, v) (HW_CAU_ROTL_CA1(x).U = (v))
3724 /*@}*/
3725
3726 /*
3727  * Constants & macros for individual CAU_ROTL_CA1 bitfields
3728  */
3729
3730 /*!
3731  * @name Register CAU_ROTL_CA1, field CA1[31:0] (WO)
3732  */
3733 /*@{*/
3734 #define BP_CAU_ROTL_CA1_CA1  (0U)          /*!< Bit position for CAU_ROTL_CA1_CA1. */
3735 #define BM_CAU_ROTL_CA1_CA1  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA1_CA1. */
3736 #define BS_CAU_ROTL_CA1_CA1  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA1_CA1. */
3737
3738 /*! @brief Format value for bitfield CAU_ROTL_CA1_CA1. */
3739 #define BF_CAU_ROTL_CA1_CA1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA1_CA1) & BM_CAU_ROTL_CA1_CA1)
3740 /*@}*/
3741
3742 /*******************************************************************************
3743  * HW_CAU_ROTL_CA2 - General Purpose Register 2 - Rotate Left command
3744  ******************************************************************************/
3745
3746 /*!
3747  * @brief HW_CAU_ROTL_CA2 - General Purpose Register 2 - Rotate Left command (WO)
3748  *
3749  * Reset value: 0x00000000U
3750  */
3751 typedef union _hw_cau_rotl_ca2
3752 {
3753     uint32_t U;
3754     struct _hw_cau_rotl_ca2_bitfields
3755     {
3756         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
3757     } B;
3758 } hw_cau_rotl_ca2_t;
3759
3760 /*!
3761  * @name Constants and macros for entire CAU_ROTL_CA2 register
3762  */
3763 /*@{*/
3764 #define HW_CAU_ROTL_CA2_ADDR(x)  ((x) + 0x9D0U)
3765
3766 #define HW_CAU_ROTL_CA2(x)       (*(__O hw_cau_rotl_ca2_t *) HW_CAU_ROTL_CA2_ADDR(x))
3767 #define HW_CAU_ROTL_CA2_WR(x, v) (HW_CAU_ROTL_CA2(x).U = (v))
3768 /*@}*/
3769
3770 /*
3771  * Constants & macros for individual CAU_ROTL_CA2 bitfields
3772  */
3773
3774 /*!
3775  * @name Register CAU_ROTL_CA2, field CA2[31:0] (WO)
3776  */
3777 /*@{*/
3778 #define BP_CAU_ROTL_CA2_CA2  (0U)          /*!< Bit position for CAU_ROTL_CA2_CA2. */
3779 #define BM_CAU_ROTL_CA2_CA2  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA2_CA2. */
3780 #define BS_CAU_ROTL_CA2_CA2  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA2_CA2. */
3781
3782 /*! @brief Format value for bitfield CAU_ROTL_CA2_CA2. */
3783 #define BF_CAU_ROTL_CA2_CA2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA2_CA2) & BM_CAU_ROTL_CA2_CA2)
3784 /*@}*/
3785
3786 /*******************************************************************************
3787  * HW_CAU_ROTL_CA3 - General Purpose Register 3 - Rotate Left command
3788  ******************************************************************************/
3789
3790 /*!
3791  * @brief HW_CAU_ROTL_CA3 - General Purpose Register 3 - Rotate Left command (WO)
3792  *
3793  * Reset value: 0x00000000U
3794  */
3795 typedef union _hw_cau_rotl_ca3
3796 {
3797     uint32_t U;
3798     struct _hw_cau_rotl_ca3_bitfields
3799     {
3800         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
3801     } B;
3802 } hw_cau_rotl_ca3_t;
3803
3804 /*!
3805  * @name Constants and macros for entire CAU_ROTL_CA3 register
3806  */
3807 /*@{*/
3808 #define HW_CAU_ROTL_CA3_ADDR(x)  ((x) + 0x9D4U)
3809
3810 #define HW_CAU_ROTL_CA3(x)       (*(__O hw_cau_rotl_ca3_t *) HW_CAU_ROTL_CA3_ADDR(x))
3811 #define HW_CAU_ROTL_CA3_WR(x, v) (HW_CAU_ROTL_CA3(x).U = (v))
3812 /*@}*/
3813
3814 /*
3815  * Constants & macros for individual CAU_ROTL_CA3 bitfields
3816  */
3817
3818 /*!
3819  * @name Register CAU_ROTL_CA3, field CA3[31:0] (WO)
3820  */
3821 /*@{*/
3822 #define BP_CAU_ROTL_CA3_CA3  (0U)          /*!< Bit position for CAU_ROTL_CA3_CA3. */
3823 #define BM_CAU_ROTL_CA3_CA3  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA3_CA3. */
3824 #define BS_CAU_ROTL_CA3_CA3  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA3_CA3. */
3825
3826 /*! @brief Format value for bitfield CAU_ROTL_CA3_CA3. */
3827 #define BF_CAU_ROTL_CA3_CA3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA3_CA3) & BM_CAU_ROTL_CA3_CA3)
3828 /*@}*/
3829
3830 /*******************************************************************************
3831  * HW_CAU_ROTL_CA4 - General Purpose Register 4 - Rotate Left command
3832  ******************************************************************************/
3833
3834 /*!
3835  * @brief HW_CAU_ROTL_CA4 - General Purpose Register 4 - Rotate Left command (WO)
3836  *
3837  * Reset value: 0x00000000U
3838  */
3839 typedef union _hw_cau_rotl_ca4
3840 {
3841     uint32_t U;
3842     struct _hw_cau_rotl_ca4_bitfields
3843     {
3844         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
3845     } B;
3846 } hw_cau_rotl_ca4_t;
3847
3848 /*!
3849  * @name Constants and macros for entire CAU_ROTL_CA4 register
3850  */
3851 /*@{*/
3852 #define HW_CAU_ROTL_CA4_ADDR(x)  ((x) + 0x9D8U)
3853
3854 #define HW_CAU_ROTL_CA4(x)       (*(__O hw_cau_rotl_ca4_t *) HW_CAU_ROTL_CA4_ADDR(x))
3855 #define HW_CAU_ROTL_CA4_WR(x, v) (HW_CAU_ROTL_CA4(x).U = (v))
3856 /*@}*/
3857
3858 /*
3859  * Constants & macros for individual CAU_ROTL_CA4 bitfields
3860  */
3861
3862 /*!
3863  * @name Register CAU_ROTL_CA4, field CA4[31:0] (WO)
3864  */
3865 /*@{*/
3866 #define BP_CAU_ROTL_CA4_CA4  (0U)          /*!< Bit position for CAU_ROTL_CA4_CA4. */
3867 #define BM_CAU_ROTL_CA4_CA4  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA4_CA4. */
3868 #define BS_CAU_ROTL_CA4_CA4  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA4_CA4. */
3869
3870 /*! @brief Format value for bitfield CAU_ROTL_CA4_CA4. */
3871 #define BF_CAU_ROTL_CA4_CA4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA4_CA4) & BM_CAU_ROTL_CA4_CA4)
3872 /*@}*/
3873
3874 /*******************************************************************************
3875  * HW_CAU_ROTL_CA5 - General Purpose Register 5 - Rotate Left command
3876  ******************************************************************************/
3877
3878 /*!
3879  * @brief HW_CAU_ROTL_CA5 - General Purpose Register 5 - Rotate Left command (WO)
3880  *
3881  * Reset value: 0x00000000U
3882  */
3883 typedef union _hw_cau_rotl_ca5
3884 {
3885     uint32_t U;
3886     struct _hw_cau_rotl_ca5_bitfields
3887     {
3888         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
3889     } B;
3890 } hw_cau_rotl_ca5_t;
3891
3892 /*!
3893  * @name Constants and macros for entire CAU_ROTL_CA5 register
3894  */
3895 /*@{*/
3896 #define HW_CAU_ROTL_CA5_ADDR(x)  ((x) + 0x9DCU)
3897
3898 #define HW_CAU_ROTL_CA5(x)       (*(__O hw_cau_rotl_ca5_t *) HW_CAU_ROTL_CA5_ADDR(x))
3899 #define HW_CAU_ROTL_CA5_WR(x, v) (HW_CAU_ROTL_CA5(x).U = (v))
3900 /*@}*/
3901
3902 /*
3903  * Constants & macros for individual CAU_ROTL_CA5 bitfields
3904  */
3905
3906 /*!
3907  * @name Register CAU_ROTL_CA5, field CA5[31:0] (WO)
3908  */
3909 /*@{*/
3910 #define BP_CAU_ROTL_CA5_CA5  (0U)          /*!< Bit position for CAU_ROTL_CA5_CA5. */
3911 #define BM_CAU_ROTL_CA5_CA5  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA5_CA5. */
3912 #define BS_CAU_ROTL_CA5_CA5  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA5_CA5. */
3913
3914 /*! @brief Format value for bitfield CAU_ROTL_CA5_CA5. */
3915 #define BF_CAU_ROTL_CA5_CA5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA5_CA5) & BM_CAU_ROTL_CA5_CA5)
3916 /*@}*/
3917
3918 /*******************************************************************************
3919  * HW_CAU_ROTL_CA6 - General Purpose Register 6 - Rotate Left command
3920  ******************************************************************************/
3921
3922 /*!
3923  * @brief HW_CAU_ROTL_CA6 - General Purpose Register 6 - Rotate Left command (WO)
3924  *
3925  * Reset value: 0x00000000U
3926  */
3927 typedef union _hw_cau_rotl_ca6
3928 {
3929     uint32_t U;
3930     struct _hw_cau_rotl_ca6_bitfields
3931     {
3932         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
3933     } B;
3934 } hw_cau_rotl_ca6_t;
3935
3936 /*!
3937  * @name Constants and macros for entire CAU_ROTL_CA6 register
3938  */
3939 /*@{*/
3940 #define HW_CAU_ROTL_CA6_ADDR(x)  ((x) + 0x9E0U)
3941
3942 #define HW_CAU_ROTL_CA6(x)       (*(__O hw_cau_rotl_ca6_t *) HW_CAU_ROTL_CA6_ADDR(x))
3943 #define HW_CAU_ROTL_CA6_WR(x, v) (HW_CAU_ROTL_CA6(x).U = (v))
3944 /*@}*/
3945
3946 /*
3947  * Constants & macros for individual CAU_ROTL_CA6 bitfields
3948  */
3949
3950 /*!
3951  * @name Register CAU_ROTL_CA6, field CA6[31:0] (WO)
3952  */
3953 /*@{*/
3954 #define BP_CAU_ROTL_CA6_CA6  (0U)          /*!< Bit position for CAU_ROTL_CA6_CA6. */
3955 #define BM_CAU_ROTL_CA6_CA6  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA6_CA6. */
3956 #define BS_CAU_ROTL_CA6_CA6  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA6_CA6. */
3957
3958 /*! @brief Format value for bitfield CAU_ROTL_CA6_CA6. */
3959 #define BF_CAU_ROTL_CA6_CA6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA6_CA6) & BM_CAU_ROTL_CA6_CA6)
3960 /*@}*/
3961
3962 /*******************************************************************************
3963  * HW_CAU_ROTL_CA7 - General Purpose Register 7 - Rotate Left command
3964  ******************************************************************************/
3965
3966 /*!
3967  * @brief HW_CAU_ROTL_CA7 - General Purpose Register 7 - Rotate Left command (WO)
3968  *
3969  * Reset value: 0x00000000U
3970  */
3971 typedef union _hw_cau_rotl_ca7
3972 {
3973     uint32_t U;
3974     struct _hw_cau_rotl_ca7_bitfields
3975     {
3976         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
3977     } B;
3978 } hw_cau_rotl_ca7_t;
3979
3980 /*!
3981  * @name Constants and macros for entire CAU_ROTL_CA7 register
3982  */
3983 /*@{*/
3984 #define HW_CAU_ROTL_CA7_ADDR(x)  ((x) + 0x9E4U)
3985
3986 #define HW_CAU_ROTL_CA7(x)       (*(__O hw_cau_rotl_ca7_t *) HW_CAU_ROTL_CA7_ADDR(x))
3987 #define HW_CAU_ROTL_CA7_WR(x, v) (HW_CAU_ROTL_CA7(x).U = (v))
3988 /*@}*/
3989
3990 /*
3991  * Constants & macros for individual CAU_ROTL_CA7 bitfields
3992  */
3993
3994 /*!
3995  * @name Register CAU_ROTL_CA7, field CA7[31:0] (WO)
3996  */
3997 /*@{*/
3998 #define BP_CAU_ROTL_CA7_CA7  (0U)          /*!< Bit position for CAU_ROTL_CA7_CA7. */
3999 #define BM_CAU_ROTL_CA7_CA7  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA7_CA7. */
4000 #define BS_CAU_ROTL_CA7_CA7  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA7_CA7. */
4001
4002 /*! @brief Format value for bitfield CAU_ROTL_CA7_CA7. */
4003 #define BF_CAU_ROTL_CA7_CA7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA7_CA7) & BM_CAU_ROTL_CA7_CA7)
4004 /*@}*/
4005
4006 /*******************************************************************************
4007  * HW_CAU_ROTL_CA8 - General Purpose Register 8 - Rotate Left command
4008  ******************************************************************************/
4009
4010 /*!
4011  * @brief HW_CAU_ROTL_CA8 - General Purpose Register 8 - Rotate Left command (WO)
4012  *
4013  * Reset value: 0x00000000U
4014  */
4015 typedef union _hw_cau_rotl_ca8
4016 {
4017     uint32_t U;
4018     struct _hw_cau_rotl_ca8_bitfields
4019     {
4020         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
4021     } B;
4022 } hw_cau_rotl_ca8_t;
4023
4024 /*!
4025  * @name Constants and macros for entire CAU_ROTL_CA8 register
4026  */
4027 /*@{*/
4028 #define HW_CAU_ROTL_CA8_ADDR(x)  ((x) + 0x9E8U)
4029
4030 #define HW_CAU_ROTL_CA8(x)       (*(__O hw_cau_rotl_ca8_t *) HW_CAU_ROTL_CA8_ADDR(x))
4031 #define HW_CAU_ROTL_CA8_WR(x, v) (HW_CAU_ROTL_CA8(x).U = (v))
4032 /*@}*/
4033
4034 /*
4035  * Constants & macros for individual CAU_ROTL_CA8 bitfields
4036  */
4037
4038 /*!
4039  * @name Register CAU_ROTL_CA8, field CA8[31:0] (WO)
4040  */
4041 /*@{*/
4042 #define BP_CAU_ROTL_CA8_CA8  (0U)          /*!< Bit position for CAU_ROTL_CA8_CA8. */
4043 #define BM_CAU_ROTL_CA8_CA8  (0xFFFFFFFFU) /*!< Bit mask for CAU_ROTL_CA8_CA8. */
4044 #define BS_CAU_ROTL_CA8_CA8  (32U)         /*!< Bit field size in bits for CAU_ROTL_CA8_CA8. */
4045
4046 /*! @brief Format value for bitfield CAU_ROTL_CA8_CA8. */
4047 #define BF_CAU_ROTL_CA8_CA8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_ROTL_CA8_CA8) & BM_CAU_ROTL_CA8_CA8)
4048 /*@}*/
4049
4050 /*******************************************************************************
4051  * HW_CAU_AESC_CASR - Status register  - AES Column Operation command
4052  ******************************************************************************/
4053
4054 /*!
4055  * @brief HW_CAU_AESC_CASR - Status register  - AES Column Operation command (WO)
4056  *
4057  * Reset value: 0x20000000U
4058  */
4059 typedef union _hw_cau_aesc_casr
4060 {
4061     uint32_t U;
4062     struct _hw_cau_aesc_casr_bitfields
4063     {
4064         uint32_t IC : 1;               /*!< [0]  */
4065         uint32_t DPE : 1;              /*!< [1]  */
4066         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
4067         uint32_t VER : 4;              /*!< [31:28] CAU version */
4068     } B;
4069 } hw_cau_aesc_casr_t;
4070
4071 /*!
4072  * @name Constants and macros for entire CAU_AESC_CASR register
4073  */
4074 /*@{*/
4075 #define HW_CAU_AESC_CASR_ADDR(x) ((x) + 0xB00U)
4076
4077 #define HW_CAU_AESC_CASR(x)      (*(__O hw_cau_aesc_casr_t *) HW_CAU_AESC_CASR_ADDR(x))
4078 #define HW_CAU_AESC_CASR_WR(x, v) (HW_CAU_AESC_CASR(x).U = (v))
4079 /*@}*/
4080
4081 /*
4082  * Constants & macros for individual CAU_AESC_CASR bitfields
4083  */
4084
4085 /*!
4086  * @name Register CAU_AESC_CASR, field IC[0] (WO)
4087  *
4088  * Values:
4089  * - 0 - No illegal commands issued
4090  * - 1 - Illegal command issued
4091  */
4092 /*@{*/
4093 #define BP_CAU_AESC_CASR_IC  (0U)          /*!< Bit position for CAU_AESC_CASR_IC. */
4094 #define BM_CAU_AESC_CASR_IC  (0x00000001U) /*!< Bit mask for CAU_AESC_CASR_IC. */
4095 #define BS_CAU_AESC_CASR_IC  (1U)          /*!< Bit field size in bits for CAU_AESC_CASR_IC. */
4096
4097 /*! @brief Format value for bitfield CAU_AESC_CASR_IC. */
4098 #define BF_CAU_AESC_CASR_IC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CASR_IC) & BM_CAU_AESC_CASR_IC)
4099 /*@}*/
4100
4101 /*!
4102  * @name Register CAU_AESC_CASR, field DPE[1] (WO)
4103  *
4104  * Values:
4105  * - 0 - No error detected
4106  * - 1 - DES key parity error detected
4107  */
4108 /*@{*/
4109 #define BP_CAU_AESC_CASR_DPE (1U)          /*!< Bit position for CAU_AESC_CASR_DPE. */
4110 #define BM_CAU_AESC_CASR_DPE (0x00000002U) /*!< Bit mask for CAU_AESC_CASR_DPE. */
4111 #define BS_CAU_AESC_CASR_DPE (1U)          /*!< Bit field size in bits for CAU_AESC_CASR_DPE. */
4112
4113 /*! @brief Format value for bitfield CAU_AESC_CASR_DPE. */
4114 #define BF_CAU_AESC_CASR_DPE(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CASR_DPE) & BM_CAU_AESC_CASR_DPE)
4115 /*@}*/
4116
4117 /*!
4118  * @name Register CAU_AESC_CASR, field VER[31:28] (WO)
4119  *
4120  * Values:
4121  * - 0001 - Initial CAU version
4122  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
4123  *     value on this device)
4124  */
4125 /*@{*/
4126 #define BP_CAU_AESC_CASR_VER (28U)         /*!< Bit position for CAU_AESC_CASR_VER. */
4127 #define BM_CAU_AESC_CASR_VER (0xF0000000U) /*!< Bit mask for CAU_AESC_CASR_VER. */
4128 #define BS_CAU_AESC_CASR_VER (4U)          /*!< Bit field size in bits for CAU_AESC_CASR_VER. */
4129
4130 /*! @brief Format value for bitfield CAU_AESC_CASR_VER. */
4131 #define BF_CAU_AESC_CASR_VER(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CASR_VER) & BM_CAU_AESC_CASR_VER)
4132 /*@}*/
4133
4134 /*******************************************************************************
4135  * HW_CAU_AESC_CAA - Accumulator register - AES Column Operation command
4136  ******************************************************************************/
4137
4138 /*!
4139  * @brief HW_CAU_AESC_CAA - Accumulator register - AES Column Operation command (WO)
4140  *
4141  * Reset value: 0x00000000U
4142  */
4143 typedef union _hw_cau_aesc_caa
4144 {
4145     uint32_t U;
4146     struct _hw_cau_aesc_caa_bitfields
4147     {
4148         uint32_t ACC : 32;             /*!< [31:0] ACC */
4149     } B;
4150 } hw_cau_aesc_caa_t;
4151
4152 /*!
4153  * @name Constants and macros for entire CAU_AESC_CAA register
4154  */
4155 /*@{*/
4156 #define HW_CAU_AESC_CAA_ADDR(x)  ((x) + 0xB04U)
4157
4158 #define HW_CAU_AESC_CAA(x)       (*(__O hw_cau_aesc_caa_t *) HW_CAU_AESC_CAA_ADDR(x))
4159 #define HW_CAU_AESC_CAA_WR(x, v) (HW_CAU_AESC_CAA(x).U = (v))
4160 /*@}*/
4161
4162 /*
4163  * Constants & macros for individual CAU_AESC_CAA bitfields
4164  */
4165
4166 /*!
4167  * @name Register CAU_AESC_CAA, field ACC[31:0] (WO)
4168  */
4169 /*@{*/
4170 #define BP_CAU_AESC_CAA_ACC  (0U)          /*!< Bit position for CAU_AESC_CAA_ACC. */
4171 #define BM_CAU_AESC_CAA_ACC  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CAA_ACC. */
4172 #define BS_CAU_AESC_CAA_ACC  (32U)         /*!< Bit field size in bits for CAU_AESC_CAA_ACC. */
4173
4174 /*! @brief Format value for bitfield CAU_AESC_CAA_ACC. */
4175 #define BF_CAU_AESC_CAA_ACC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CAA_ACC) & BM_CAU_AESC_CAA_ACC)
4176 /*@}*/
4177
4178 /*******************************************************************************
4179  * HW_CAU_AESC_CA0 - General Purpose Register 0 - AES Column Operation command
4180  ******************************************************************************/
4181
4182 /*!
4183  * @brief HW_CAU_AESC_CA0 - General Purpose Register 0 - AES Column Operation command (WO)
4184  *
4185  * Reset value: 0x00000000U
4186  */
4187 typedef union _hw_cau_aesc_ca0
4188 {
4189     uint32_t U;
4190     struct _hw_cau_aesc_ca0_bitfields
4191     {
4192         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
4193     } B;
4194 } hw_cau_aesc_ca0_t;
4195
4196 /*!
4197  * @name Constants and macros for entire CAU_AESC_CA0 register
4198  */
4199 /*@{*/
4200 #define HW_CAU_AESC_CA0_ADDR(x)  ((x) + 0xB08U)
4201
4202 #define HW_CAU_AESC_CA0(x)       (*(__O hw_cau_aesc_ca0_t *) HW_CAU_AESC_CA0_ADDR(x))
4203 #define HW_CAU_AESC_CA0_WR(x, v) (HW_CAU_AESC_CA0(x).U = (v))
4204 /*@}*/
4205
4206 /*
4207  * Constants & macros for individual CAU_AESC_CA0 bitfields
4208  */
4209
4210 /*!
4211  * @name Register CAU_AESC_CA0, field CA0[31:0] (WO)
4212  */
4213 /*@{*/
4214 #define BP_CAU_AESC_CA0_CA0  (0U)          /*!< Bit position for CAU_AESC_CA0_CA0. */
4215 #define BM_CAU_AESC_CA0_CA0  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA0_CA0. */
4216 #define BS_CAU_AESC_CA0_CA0  (32U)         /*!< Bit field size in bits for CAU_AESC_CA0_CA0. */
4217
4218 /*! @brief Format value for bitfield CAU_AESC_CA0_CA0. */
4219 #define BF_CAU_AESC_CA0_CA0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA0_CA0) & BM_CAU_AESC_CA0_CA0)
4220 /*@}*/
4221
4222 /*******************************************************************************
4223  * HW_CAU_AESC_CA1 - General Purpose Register 1 - AES Column Operation command
4224  ******************************************************************************/
4225
4226 /*!
4227  * @brief HW_CAU_AESC_CA1 - General Purpose Register 1 - AES Column Operation command (WO)
4228  *
4229  * Reset value: 0x00000000U
4230  */
4231 typedef union _hw_cau_aesc_ca1
4232 {
4233     uint32_t U;
4234     struct _hw_cau_aesc_ca1_bitfields
4235     {
4236         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
4237     } B;
4238 } hw_cau_aesc_ca1_t;
4239
4240 /*!
4241  * @name Constants and macros for entire CAU_AESC_CA1 register
4242  */
4243 /*@{*/
4244 #define HW_CAU_AESC_CA1_ADDR(x)  ((x) + 0xB0CU)
4245
4246 #define HW_CAU_AESC_CA1(x)       (*(__O hw_cau_aesc_ca1_t *) HW_CAU_AESC_CA1_ADDR(x))
4247 #define HW_CAU_AESC_CA1_WR(x, v) (HW_CAU_AESC_CA1(x).U = (v))
4248 /*@}*/
4249
4250 /*
4251  * Constants & macros for individual CAU_AESC_CA1 bitfields
4252  */
4253
4254 /*!
4255  * @name Register CAU_AESC_CA1, field CA1[31:0] (WO)
4256  */
4257 /*@{*/
4258 #define BP_CAU_AESC_CA1_CA1  (0U)          /*!< Bit position for CAU_AESC_CA1_CA1. */
4259 #define BM_CAU_AESC_CA1_CA1  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA1_CA1. */
4260 #define BS_CAU_AESC_CA1_CA1  (32U)         /*!< Bit field size in bits for CAU_AESC_CA1_CA1. */
4261
4262 /*! @brief Format value for bitfield CAU_AESC_CA1_CA1. */
4263 #define BF_CAU_AESC_CA1_CA1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA1_CA1) & BM_CAU_AESC_CA1_CA1)
4264 /*@}*/
4265
4266 /*******************************************************************************
4267  * HW_CAU_AESC_CA2 - General Purpose Register 2 - AES Column Operation command
4268  ******************************************************************************/
4269
4270 /*!
4271  * @brief HW_CAU_AESC_CA2 - General Purpose Register 2 - AES Column Operation command (WO)
4272  *
4273  * Reset value: 0x00000000U
4274  */
4275 typedef union _hw_cau_aesc_ca2
4276 {
4277     uint32_t U;
4278     struct _hw_cau_aesc_ca2_bitfields
4279     {
4280         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
4281     } B;
4282 } hw_cau_aesc_ca2_t;
4283
4284 /*!
4285  * @name Constants and macros for entire CAU_AESC_CA2 register
4286  */
4287 /*@{*/
4288 #define HW_CAU_AESC_CA2_ADDR(x)  ((x) + 0xB10U)
4289
4290 #define HW_CAU_AESC_CA2(x)       (*(__O hw_cau_aesc_ca2_t *) HW_CAU_AESC_CA2_ADDR(x))
4291 #define HW_CAU_AESC_CA2_WR(x, v) (HW_CAU_AESC_CA2(x).U = (v))
4292 /*@}*/
4293
4294 /*
4295  * Constants & macros for individual CAU_AESC_CA2 bitfields
4296  */
4297
4298 /*!
4299  * @name Register CAU_AESC_CA2, field CA2[31:0] (WO)
4300  */
4301 /*@{*/
4302 #define BP_CAU_AESC_CA2_CA2  (0U)          /*!< Bit position for CAU_AESC_CA2_CA2. */
4303 #define BM_CAU_AESC_CA2_CA2  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA2_CA2. */
4304 #define BS_CAU_AESC_CA2_CA2  (32U)         /*!< Bit field size in bits for CAU_AESC_CA2_CA2. */
4305
4306 /*! @brief Format value for bitfield CAU_AESC_CA2_CA2. */
4307 #define BF_CAU_AESC_CA2_CA2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA2_CA2) & BM_CAU_AESC_CA2_CA2)
4308 /*@}*/
4309
4310 /*******************************************************************************
4311  * HW_CAU_AESC_CA3 - General Purpose Register 3 - AES Column Operation command
4312  ******************************************************************************/
4313
4314 /*!
4315  * @brief HW_CAU_AESC_CA3 - General Purpose Register 3 - AES Column Operation command (WO)
4316  *
4317  * Reset value: 0x00000000U
4318  */
4319 typedef union _hw_cau_aesc_ca3
4320 {
4321     uint32_t U;
4322     struct _hw_cau_aesc_ca3_bitfields
4323     {
4324         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
4325     } B;
4326 } hw_cau_aesc_ca3_t;
4327
4328 /*!
4329  * @name Constants and macros for entire CAU_AESC_CA3 register
4330  */
4331 /*@{*/
4332 #define HW_CAU_AESC_CA3_ADDR(x)  ((x) + 0xB14U)
4333
4334 #define HW_CAU_AESC_CA3(x)       (*(__O hw_cau_aesc_ca3_t *) HW_CAU_AESC_CA3_ADDR(x))
4335 #define HW_CAU_AESC_CA3_WR(x, v) (HW_CAU_AESC_CA3(x).U = (v))
4336 /*@}*/
4337
4338 /*
4339  * Constants & macros for individual CAU_AESC_CA3 bitfields
4340  */
4341
4342 /*!
4343  * @name Register CAU_AESC_CA3, field CA3[31:0] (WO)
4344  */
4345 /*@{*/
4346 #define BP_CAU_AESC_CA3_CA3  (0U)          /*!< Bit position for CAU_AESC_CA3_CA3. */
4347 #define BM_CAU_AESC_CA3_CA3  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA3_CA3. */
4348 #define BS_CAU_AESC_CA3_CA3  (32U)         /*!< Bit field size in bits for CAU_AESC_CA3_CA3. */
4349
4350 /*! @brief Format value for bitfield CAU_AESC_CA3_CA3. */
4351 #define BF_CAU_AESC_CA3_CA3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA3_CA3) & BM_CAU_AESC_CA3_CA3)
4352 /*@}*/
4353
4354 /*******************************************************************************
4355  * HW_CAU_AESC_CA4 - General Purpose Register 4 - AES Column Operation command
4356  ******************************************************************************/
4357
4358 /*!
4359  * @brief HW_CAU_AESC_CA4 - General Purpose Register 4 - AES Column Operation command (WO)
4360  *
4361  * Reset value: 0x00000000U
4362  */
4363 typedef union _hw_cau_aesc_ca4
4364 {
4365     uint32_t U;
4366     struct _hw_cau_aesc_ca4_bitfields
4367     {
4368         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
4369     } B;
4370 } hw_cau_aesc_ca4_t;
4371
4372 /*!
4373  * @name Constants and macros for entire CAU_AESC_CA4 register
4374  */
4375 /*@{*/
4376 #define HW_CAU_AESC_CA4_ADDR(x)  ((x) + 0xB18U)
4377
4378 #define HW_CAU_AESC_CA4(x)       (*(__O hw_cau_aesc_ca4_t *) HW_CAU_AESC_CA4_ADDR(x))
4379 #define HW_CAU_AESC_CA4_WR(x, v) (HW_CAU_AESC_CA4(x).U = (v))
4380 /*@}*/
4381
4382 /*
4383  * Constants & macros for individual CAU_AESC_CA4 bitfields
4384  */
4385
4386 /*!
4387  * @name Register CAU_AESC_CA4, field CA4[31:0] (WO)
4388  */
4389 /*@{*/
4390 #define BP_CAU_AESC_CA4_CA4  (0U)          /*!< Bit position for CAU_AESC_CA4_CA4. */
4391 #define BM_CAU_AESC_CA4_CA4  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA4_CA4. */
4392 #define BS_CAU_AESC_CA4_CA4  (32U)         /*!< Bit field size in bits for CAU_AESC_CA4_CA4. */
4393
4394 /*! @brief Format value for bitfield CAU_AESC_CA4_CA4. */
4395 #define BF_CAU_AESC_CA4_CA4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA4_CA4) & BM_CAU_AESC_CA4_CA4)
4396 /*@}*/
4397
4398 /*******************************************************************************
4399  * HW_CAU_AESC_CA5 - General Purpose Register 5 - AES Column Operation command
4400  ******************************************************************************/
4401
4402 /*!
4403  * @brief HW_CAU_AESC_CA5 - General Purpose Register 5 - AES Column Operation command (WO)
4404  *
4405  * Reset value: 0x00000000U
4406  */
4407 typedef union _hw_cau_aesc_ca5
4408 {
4409     uint32_t U;
4410     struct _hw_cau_aesc_ca5_bitfields
4411     {
4412         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
4413     } B;
4414 } hw_cau_aesc_ca5_t;
4415
4416 /*!
4417  * @name Constants and macros for entire CAU_AESC_CA5 register
4418  */
4419 /*@{*/
4420 #define HW_CAU_AESC_CA5_ADDR(x)  ((x) + 0xB1CU)
4421
4422 #define HW_CAU_AESC_CA5(x)       (*(__O hw_cau_aesc_ca5_t *) HW_CAU_AESC_CA5_ADDR(x))
4423 #define HW_CAU_AESC_CA5_WR(x, v) (HW_CAU_AESC_CA5(x).U = (v))
4424 /*@}*/
4425
4426 /*
4427  * Constants & macros for individual CAU_AESC_CA5 bitfields
4428  */
4429
4430 /*!
4431  * @name Register CAU_AESC_CA5, field CA5[31:0] (WO)
4432  */
4433 /*@{*/
4434 #define BP_CAU_AESC_CA5_CA5  (0U)          /*!< Bit position for CAU_AESC_CA5_CA5. */
4435 #define BM_CAU_AESC_CA5_CA5  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA5_CA5. */
4436 #define BS_CAU_AESC_CA5_CA5  (32U)         /*!< Bit field size in bits for CAU_AESC_CA5_CA5. */
4437
4438 /*! @brief Format value for bitfield CAU_AESC_CA5_CA5. */
4439 #define BF_CAU_AESC_CA5_CA5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA5_CA5) & BM_CAU_AESC_CA5_CA5)
4440 /*@}*/
4441
4442 /*******************************************************************************
4443  * HW_CAU_AESC_CA6 - General Purpose Register 6 - AES Column Operation command
4444  ******************************************************************************/
4445
4446 /*!
4447  * @brief HW_CAU_AESC_CA6 - General Purpose Register 6 - AES Column Operation command (WO)
4448  *
4449  * Reset value: 0x00000000U
4450  */
4451 typedef union _hw_cau_aesc_ca6
4452 {
4453     uint32_t U;
4454     struct _hw_cau_aesc_ca6_bitfields
4455     {
4456         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
4457     } B;
4458 } hw_cau_aesc_ca6_t;
4459
4460 /*!
4461  * @name Constants and macros for entire CAU_AESC_CA6 register
4462  */
4463 /*@{*/
4464 #define HW_CAU_AESC_CA6_ADDR(x)  ((x) + 0xB20U)
4465
4466 #define HW_CAU_AESC_CA6(x)       (*(__O hw_cau_aesc_ca6_t *) HW_CAU_AESC_CA6_ADDR(x))
4467 #define HW_CAU_AESC_CA6_WR(x, v) (HW_CAU_AESC_CA6(x).U = (v))
4468 /*@}*/
4469
4470 /*
4471  * Constants & macros for individual CAU_AESC_CA6 bitfields
4472  */
4473
4474 /*!
4475  * @name Register CAU_AESC_CA6, field CA6[31:0] (WO)
4476  */
4477 /*@{*/
4478 #define BP_CAU_AESC_CA6_CA6  (0U)          /*!< Bit position for CAU_AESC_CA6_CA6. */
4479 #define BM_CAU_AESC_CA6_CA6  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA6_CA6. */
4480 #define BS_CAU_AESC_CA6_CA6  (32U)         /*!< Bit field size in bits for CAU_AESC_CA6_CA6. */
4481
4482 /*! @brief Format value for bitfield CAU_AESC_CA6_CA6. */
4483 #define BF_CAU_AESC_CA6_CA6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA6_CA6) & BM_CAU_AESC_CA6_CA6)
4484 /*@}*/
4485
4486 /*******************************************************************************
4487  * HW_CAU_AESC_CA7 - General Purpose Register 7 - AES Column Operation command
4488  ******************************************************************************/
4489
4490 /*!
4491  * @brief HW_CAU_AESC_CA7 - General Purpose Register 7 - AES Column Operation command (WO)
4492  *
4493  * Reset value: 0x00000000U
4494  */
4495 typedef union _hw_cau_aesc_ca7
4496 {
4497     uint32_t U;
4498     struct _hw_cau_aesc_ca7_bitfields
4499     {
4500         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
4501     } B;
4502 } hw_cau_aesc_ca7_t;
4503
4504 /*!
4505  * @name Constants and macros for entire CAU_AESC_CA7 register
4506  */
4507 /*@{*/
4508 #define HW_CAU_AESC_CA7_ADDR(x)  ((x) + 0xB24U)
4509
4510 #define HW_CAU_AESC_CA7(x)       (*(__O hw_cau_aesc_ca7_t *) HW_CAU_AESC_CA7_ADDR(x))
4511 #define HW_CAU_AESC_CA7_WR(x, v) (HW_CAU_AESC_CA7(x).U = (v))
4512 /*@}*/
4513
4514 /*
4515  * Constants & macros for individual CAU_AESC_CA7 bitfields
4516  */
4517
4518 /*!
4519  * @name Register CAU_AESC_CA7, field CA7[31:0] (WO)
4520  */
4521 /*@{*/
4522 #define BP_CAU_AESC_CA7_CA7  (0U)          /*!< Bit position for CAU_AESC_CA7_CA7. */
4523 #define BM_CAU_AESC_CA7_CA7  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA7_CA7. */
4524 #define BS_CAU_AESC_CA7_CA7  (32U)         /*!< Bit field size in bits for CAU_AESC_CA7_CA7. */
4525
4526 /*! @brief Format value for bitfield CAU_AESC_CA7_CA7. */
4527 #define BF_CAU_AESC_CA7_CA7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA7_CA7) & BM_CAU_AESC_CA7_CA7)
4528 /*@}*/
4529
4530 /*******************************************************************************
4531  * HW_CAU_AESC_CA8 - General Purpose Register 8 - AES Column Operation command
4532  ******************************************************************************/
4533
4534 /*!
4535  * @brief HW_CAU_AESC_CA8 - General Purpose Register 8 - AES Column Operation command (WO)
4536  *
4537  * Reset value: 0x00000000U
4538  */
4539 typedef union _hw_cau_aesc_ca8
4540 {
4541     uint32_t U;
4542     struct _hw_cau_aesc_ca8_bitfields
4543     {
4544         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
4545     } B;
4546 } hw_cau_aesc_ca8_t;
4547
4548 /*!
4549  * @name Constants and macros for entire CAU_AESC_CA8 register
4550  */
4551 /*@{*/
4552 #define HW_CAU_AESC_CA8_ADDR(x)  ((x) + 0xB28U)
4553
4554 #define HW_CAU_AESC_CA8(x)       (*(__O hw_cau_aesc_ca8_t *) HW_CAU_AESC_CA8_ADDR(x))
4555 #define HW_CAU_AESC_CA8_WR(x, v) (HW_CAU_AESC_CA8(x).U = (v))
4556 /*@}*/
4557
4558 /*
4559  * Constants & macros for individual CAU_AESC_CA8 bitfields
4560  */
4561
4562 /*!
4563  * @name Register CAU_AESC_CA8, field CA8[31:0] (WO)
4564  */
4565 /*@{*/
4566 #define BP_CAU_AESC_CA8_CA8  (0U)          /*!< Bit position for CAU_AESC_CA8_CA8. */
4567 #define BM_CAU_AESC_CA8_CA8  (0xFFFFFFFFU) /*!< Bit mask for CAU_AESC_CA8_CA8. */
4568 #define BS_CAU_AESC_CA8_CA8  (32U)         /*!< Bit field size in bits for CAU_AESC_CA8_CA8. */
4569
4570 /*! @brief Format value for bitfield CAU_AESC_CA8_CA8. */
4571 #define BF_CAU_AESC_CA8_CA8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESC_CA8_CA8) & BM_CAU_AESC_CA8_CA8)
4572 /*@}*/
4573
4574 /*******************************************************************************
4575  * HW_CAU_AESIC_CASR - Status register  - AES Inverse Column Operation command
4576  ******************************************************************************/
4577
4578 /*!
4579  * @brief HW_CAU_AESIC_CASR - Status register  - AES Inverse Column Operation command (WO)
4580  *
4581  * Reset value: 0x20000000U
4582  */
4583 typedef union _hw_cau_aesic_casr
4584 {
4585     uint32_t U;
4586     struct _hw_cau_aesic_casr_bitfields
4587     {
4588         uint32_t IC : 1;               /*!< [0]  */
4589         uint32_t DPE : 1;              /*!< [1]  */
4590         uint32_t RESERVED0 : 26;       /*!< [27:2]  */
4591         uint32_t VER : 4;              /*!< [31:28] CAU version */
4592     } B;
4593 } hw_cau_aesic_casr_t;
4594
4595 /*!
4596  * @name Constants and macros for entire CAU_AESIC_CASR register
4597  */
4598 /*@{*/
4599 #define HW_CAU_AESIC_CASR_ADDR(x) ((x) + 0xB40U)
4600
4601 #define HW_CAU_AESIC_CASR(x)     (*(__O hw_cau_aesic_casr_t *) HW_CAU_AESIC_CASR_ADDR(x))
4602 #define HW_CAU_AESIC_CASR_WR(x, v) (HW_CAU_AESIC_CASR(x).U = (v))
4603 /*@}*/
4604
4605 /*
4606  * Constants & macros for individual CAU_AESIC_CASR bitfields
4607  */
4608
4609 /*!
4610  * @name Register CAU_AESIC_CASR, field IC[0] (WO)
4611  *
4612  * Values:
4613  * - 0 - No illegal commands issued
4614  * - 1 - Illegal command issued
4615  */
4616 /*@{*/
4617 #define BP_CAU_AESIC_CASR_IC (0U)          /*!< Bit position for CAU_AESIC_CASR_IC. */
4618 #define BM_CAU_AESIC_CASR_IC (0x00000001U) /*!< Bit mask for CAU_AESIC_CASR_IC. */
4619 #define BS_CAU_AESIC_CASR_IC (1U)          /*!< Bit field size in bits for CAU_AESIC_CASR_IC. */
4620
4621 /*! @brief Format value for bitfield CAU_AESIC_CASR_IC. */
4622 #define BF_CAU_AESIC_CASR_IC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CASR_IC) & BM_CAU_AESIC_CASR_IC)
4623 /*@}*/
4624
4625 /*!
4626  * @name Register CAU_AESIC_CASR, field DPE[1] (WO)
4627  *
4628  * Values:
4629  * - 0 - No error detected
4630  * - 1 - DES key parity error detected
4631  */
4632 /*@{*/
4633 #define BP_CAU_AESIC_CASR_DPE (1U)         /*!< Bit position for CAU_AESIC_CASR_DPE. */
4634 #define BM_CAU_AESIC_CASR_DPE (0x00000002U) /*!< Bit mask for CAU_AESIC_CASR_DPE. */
4635 #define BS_CAU_AESIC_CASR_DPE (1U)         /*!< Bit field size in bits for CAU_AESIC_CASR_DPE. */
4636
4637 /*! @brief Format value for bitfield CAU_AESIC_CASR_DPE. */
4638 #define BF_CAU_AESIC_CASR_DPE(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CASR_DPE) & BM_CAU_AESIC_CASR_DPE)
4639 /*@}*/
4640
4641 /*!
4642  * @name Register CAU_AESIC_CASR, field VER[31:28] (WO)
4643  *
4644  * Values:
4645  * - 0001 - Initial CAU version
4646  * - 0010 - Second version, added support for SHA-256 algorithm.(This is the
4647  *     value on this device)
4648  */
4649 /*@{*/
4650 #define BP_CAU_AESIC_CASR_VER (28U)        /*!< Bit position for CAU_AESIC_CASR_VER. */
4651 #define BM_CAU_AESIC_CASR_VER (0xF0000000U) /*!< Bit mask for CAU_AESIC_CASR_VER. */
4652 #define BS_CAU_AESIC_CASR_VER (4U)         /*!< Bit field size in bits for CAU_AESIC_CASR_VER. */
4653
4654 /*! @brief Format value for bitfield CAU_AESIC_CASR_VER. */
4655 #define BF_CAU_AESIC_CASR_VER(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CASR_VER) & BM_CAU_AESIC_CASR_VER)
4656 /*@}*/
4657
4658 /*******************************************************************************
4659  * HW_CAU_AESIC_CAA - Accumulator register - AES Inverse Column Operation command
4660  ******************************************************************************/
4661
4662 /*!
4663  * @brief HW_CAU_AESIC_CAA - Accumulator register - AES Inverse Column Operation command (WO)
4664  *
4665  * Reset value: 0x00000000U
4666  */
4667 typedef union _hw_cau_aesic_caa
4668 {
4669     uint32_t U;
4670     struct _hw_cau_aesic_caa_bitfields
4671     {
4672         uint32_t ACC : 32;             /*!< [31:0] ACC */
4673     } B;
4674 } hw_cau_aesic_caa_t;
4675
4676 /*!
4677  * @name Constants and macros for entire CAU_AESIC_CAA register
4678  */
4679 /*@{*/
4680 #define HW_CAU_AESIC_CAA_ADDR(x) ((x) + 0xB44U)
4681
4682 #define HW_CAU_AESIC_CAA(x)      (*(__O hw_cau_aesic_caa_t *) HW_CAU_AESIC_CAA_ADDR(x))
4683 #define HW_CAU_AESIC_CAA_WR(x, v) (HW_CAU_AESIC_CAA(x).U = (v))
4684 /*@}*/
4685
4686 /*
4687  * Constants & macros for individual CAU_AESIC_CAA bitfields
4688  */
4689
4690 /*!
4691  * @name Register CAU_AESIC_CAA, field ACC[31:0] (WO)
4692  */
4693 /*@{*/
4694 #define BP_CAU_AESIC_CAA_ACC (0U)          /*!< Bit position for CAU_AESIC_CAA_ACC. */
4695 #define BM_CAU_AESIC_CAA_ACC (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CAA_ACC. */
4696 #define BS_CAU_AESIC_CAA_ACC (32U)         /*!< Bit field size in bits for CAU_AESIC_CAA_ACC. */
4697
4698 /*! @brief Format value for bitfield CAU_AESIC_CAA_ACC. */
4699 #define BF_CAU_AESIC_CAA_ACC(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CAA_ACC) & BM_CAU_AESIC_CAA_ACC)
4700 /*@}*/
4701
4702 /*******************************************************************************
4703  * HW_CAU_AESIC_CA0 - General Purpose Register 0 - AES Inverse Column Operation command
4704  ******************************************************************************/
4705
4706 /*!
4707  * @brief HW_CAU_AESIC_CA0 - General Purpose Register 0 - AES Inverse Column Operation command (WO)
4708  *
4709  * Reset value: 0x00000000U
4710  */
4711 typedef union _hw_cau_aesic_ca0
4712 {
4713     uint32_t U;
4714     struct _hw_cau_aesic_ca0_bitfields
4715     {
4716         uint32_t CA0 : 32;             /*!< [31:0] CA0 */
4717     } B;
4718 } hw_cau_aesic_ca0_t;
4719
4720 /*!
4721  * @name Constants and macros for entire CAU_AESIC_CA0 register
4722  */
4723 /*@{*/
4724 #define HW_CAU_AESIC_CA0_ADDR(x) ((x) + 0xB48U)
4725
4726 #define HW_CAU_AESIC_CA0(x)      (*(__O hw_cau_aesic_ca0_t *) HW_CAU_AESIC_CA0_ADDR(x))
4727 #define HW_CAU_AESIC_CA0_WR(x, v) (HW_CAU_AESIC_CA0(x).U = (v))
4728 /*@}*/
4729
4730 /*
4731  * Constants & macros for individual CAU_AESIC_CA0 bitfields
4732  */
4733
4734 /*!
4735  * @name Register CAU_AESIC_CA0, field CA0[31:0] (WO)
4736  */
4737 /*@{*/
4738 #define BP_CAU_AESIC_CA0_CA0 (0U)          /*!< Bit position for CAU_AESIC_CA0_CA0. */
4739 #define BM_CAU_AESIC_CA0_CA0 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA0_CA0. */
4740 #define BS_CAU_AESIC_CA0_CA0 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA0_CA0. */
4741
4742 /*! @brief Format value for bitfield CAU_AESIC_CA0_CA0. */
4743 #define BF_CAU_AESIC_CA0_CA0(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA0_CA0) & BM_CAU_AESIC_CA0_CA0)
4744 /*@}*/
4745
4746 /*******************************************************************************
4747  * HW_CAU_AESIC_CA1 - General Purpose Register 1 - AES Inverse Column Operation command
4748  ******************************************************************************/
4749
4750 /*!
4751  * @brief HW_CAU_AESIC_CA1 - General Purpose Register 1 - AES Inverse Column Operation command (WO)
4752  *
4753  * Reset value: 0x00000000U
4754  */
4755 typedef union _hw_cau_aesic_ca1
4756 {
4757     uint32_t U;
4758     struct _hw_cau_aesic_ca1_bitfields
4759     {
4760         uint32_t CA1 : 32;             /*!< [31:0] CA1 */
4761     } B;
4762 } hw_cau_aesic_ca1_t;
4763
4764 /*!
4765  * @name Constants and macros for entire CAU_AESIC_CA1 register
4766  */
4767 /*@{*/
4768 #define HW_CAU_AESIC_CA1_ADDR(x) ((x) + 0xB4CU)
4769
4770 #define HW_CAU_AESIC_CA1(x)      (*(__O hw_cau_aesic_ca1_t *) HW_CAU_AESIC_CA1_ADDR(x))
4771 #define HW_CAU_AESIC_CA1_WR(x, v) (HW_CAU_AESIC_CA1(x).U = (v))
4772 /*@}*/
4773
4774 /*
4775  * Constants & macros for individual CAU_AESIC_CA1 bitfields
4776  */
4777
4778 /*!
4779  * @name Register CAU_AESIC_CA1, field CA1[31:0] (WO)
4780  */
4781 /*@{*/
4782 #define BP_CAU_AESIC_CA1_CA1 (0U)          /*!< Bit position for CAU_AESIC_CA1_CA1. */
4783 #define BM_CAU_AESIC_CA1_CA1 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA1_CA1. */
4784 #define BS_CAU_AESIC_CA1_CA1 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA1_CA1. */
4785
4786 /*! @brief Format value for bitfield CAU_AESIC_CA1_CA1. */
4787 #define BF_CAU_AESIC_CA1_CA1(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA1_CA1) & BM_CAU_AESIC_CA1_CA1)
4788 /*@}*/
4789
4790 /*******************************************************************************
4791  * HW_CAU_AESIC_CA2 - General Purpose Register 2 - AES Inverse Column Operation command
4792  ******************************************************************************/
4793
4794 /*!
4795  * @brief HW_CAU_AESIC_CA2 - General Purpose Register 2 - AES Inverse Column Operation command (WO)
4796  *
4797  * Reset value: 0x00000000U
4798  */
4799 typedef union _hw_cau_aesic_ca2
4800 {
4801     uint32_t U;
4802     struct _hw_cau_aesic_ca2_bitfields
4803     {
4804         uint32_t CA2 : 32;             /*!< [31:0] CA2 */
4805     } B;
4806 } hw_cau_aesic_ca2_t;
4807
4808 /*!
4809  * @name Constants and macros for entire CAU_AESIC_CA2 register
4810  */
4811 /*@{*/
4812 #define HW_CAU_AESIC_CA2_ADDR(x) ((x) + 0xB50U)
4813
4814 #define HW_CAU_AESIC_CA2(x)      (*(__O hw_cau_aesic_ca2_t *) HW_CAU_AESIC_CA2_ADDR(x))
4815 #define HW_CAU_AESIC_CA2_WR(x, v) (HW_CAU_AESIC_CA2(x).U = (v))
4816 /*@}*/
4817
4818 /*
4819  * Constants & macros for individual CAU_AESIC_CA2 bitfields
4820  */
4821
4822 /*!
4823  * @name Register CAU_AESIC_CA2, field CA2[31:0] (WO)
4824  */
4825 /*@{*/
4826 #define BP_CAU_AESIC_CA2_CA2 (0U)          /*!< Bit position for CAU_AESIC_CA2_CA2. */
4827 #define BM_CAU_AESIC_CA2_CA2 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA2_CA2. */
4828 #define BS_CAU_AESIC_CA2_CA2 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA2_CA2. */
4829
4830 /*! @brief Format value for bitfield CAU_AESIC_CA2_CA2. */
4831 #define BF_CAU_AESIC_CA2_CA2(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA2_CA2) & BM_CAU_AESIC_CA2_CA2)
4832 /*@}*/
4833
4834 /*******************************************************************************
4835  * HW_CAU_AESIC_CA3 - General Purpose Register 3 - AES Inverse Column Operation command
4836  ******************************************************************************/
4837
4838 /*!
4839  * @brief HW_CAU_AESIC_CA3 - General Purpose Register 3 - AES Inverse Column Operation command (WO)
4840  *
4841  * Reset value: 0x00000000U
4842  */
4843 typedef union _hw_cau_aesic_ca3
4844 {
4845     uint32_t U;
4846     struct _hw_cau_aesic_ca3_bitfields
4847     {
4848         uint32_t CA3 : 32;             /*!< [31:0] CA3 */
4849     } B;
4850 } hw_cau_aesic_ca3_t;
4851
4852 /*!
4853  * @name Constants and macros for entire CAU_AESIC_CA3 register
4854  */
4855 /*@{*/
4856 #define HW_CAU_AESIC_CA3_ADDR(x) ((x) + 0xB54U)
4857
4858 #define HW_CAU_AESIC_CA3(x)      (*(__O hw_cau_aesic_ca3_t *) HW_CAU_AESIC_CA3_ADDR(x))
4859 #define HW_CAU_AESIC_CA3_WR(x, v) (HW_CAU_AESIC_CA3(x).U = (v))
4860 /*@}*/
4861
4862 /*
4863  * Constants & macros for individual CAU_AESIC_CA3 bitfields
4864  */
4865
4866 /*!
4867  * @name Register CAU_AESIC_CA3, field CA3[31:0] (WO)
4868  */
4869 /*@{*/
4870 #define BP_CAU_AESIC_CA3_CA3 (0U)          /*!< Bit position for CAU_AESIC_CA3_CA3. */
4871 #define BM_CAU_AESIC_CA3_CA3 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA3_CA3. */
4872 #define BS_CAU_AESIC_CA3_CA3 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA3_CA3. */
4873
4874 /*! @brief Format value for bitfield CAU_AESIC_CA3_CA3. */
4875 #define BF_CAU_AESIC_CA3_CA3(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA3_CA3) & BM_CAU_AESIC_CA3_CA3)
4876 /*@}*/
4877
4878 /*******************************************************************************
4879  * HW_CAU_AESIC_CA4 - General Purpose Register 4 - AES Inverse Column Operation command
4880  ******************************************************************************/
4881
4882 /*!
4883  * @brief HW_CAU_AESIC_CA4 - General Purpose Register 4 - AES Inverse Column Operation command (WO)
4884  *
4885  * Reset value: 0x00000000U
4886  */
4887 typedef union _hw_cau_aesic_ca4
4888 {
4889     uint32_t U;
4890     struct _hw_cau_aesic_ca4_bitfields
4891     {
4892         uint32_t CA4 : 32;             /*!< [31:0] CA4 */
4893     } B;
4894 } hw_cau_aesic_ca4_t;
4895
4896 /*!
4897  * @name Constants and macros for entire CAU_AESIC_CA4 register
4898  */
4899 /*@{*/
4900 #define HW_CAU_AESIC_CA4_ADDR(x) ((x) + 0xB58U)
4901
4902 #define HW_CAU_AESIC_CA4(x)      (*(__O hw_cau_aesic_ca4_t *) HW_CAU_AESIC_CA4_ADDR(x))
4903 #define HW_CAU_AESIC_CA4_WR(x, v) (HW_CAU_AESIC_CA4(x).U = (v))
4904 /*@}*/
4905
4906 /*
4907  * Constants & macros for individual CAU_AESIC_CA4 bitfields
4908  */
4909
4910 /*!
4911  * @name Register CAU_AESIC_CA4, field CA4[31:0] (WO)
4912  */
4913 /*@{*/
4914 #define BP_CAU_AESIC_CA4_CA4 (0U)          /*!< Bit position for CAU_AESIC_CA4_CA4. */
4915 #define BM_CAU_AESIC_CA4_CA4 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA4_CA4. */
4916 #define BS_CAU_AESIC_CA4_CA4 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA4_CA4. */
4917
4918 /*! @brief Format value for bitfield CAU_AESIC_CA4_CA4. */
4919 #define BF_CAU_AESIC_CA4_CA4(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA4_CA4) & BM_CAU_AESIC_CA4_CA4)
4920 /*@}*/
4921
4922 /*******************************************************************************
4923  * HW_CAU_AESIC_CA5 - General Purpose Register 5 - AES Inverse Column Operation command
4924  ******************************************************************************/
4925
4926 /*!
4927  * @brief HW_CAU_AESIC_CA5 - General Purpose Register 5 - AES Inverse Column Operation command (WO)
4928  *
4929  * Reset value: 0x00000000U
4930  */
4931 typedef union _hw_cau_aesic_ca5
4932 {
4933     uint32_t U;
4934     struct _hw_cau_aesic_ca5_bitfields
4935     {
4936         uint32_t CA5 : 32;             /*!< [31:0] CA5 */
4937     } B;
4938 } hw_cau_aesic_ca5_t;
4939
4940 /*!
4941  * @name Constants and macros for entire CAU_AESIC_CA5 register
4942  */
4943 /*@{*/
4944 #define HW_CAU_AESIC_CA5_ADDR(x) ((x) + 0xB5CU)
4945
4946 #define HW_CAU_AESIC_CA5(x)      (*(__O hw_cau_aesic_ca5_t *) HW_CAU_AESIC_CA5_ADDR(x))
4947 #define HW_CAU_AESIC_CA5_WR(x, v) (HW_CAU_AESIC_CA5(x).U = (v))
4948 /*@}*/
4949
4950 /*
4951  * Constants & macros for individual CAU_AESIC_CA5 bitfields
4952  */
4953
4954 /*!
4955  * @name Register CAU_AESIC_CA5, field CA5[31:0] (WO)
4956  */
4957 /*@{*/
4958 #define BP_CAU_AESIC_CA5_CA5 (0U)          /*!< Bit position for CAU_AESIC_CA5_CA5. */
4959 #define BM_CAU_AESIC_CA5_CA5 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA5_CA5. */
4960 #define BS_CAU_AESIC_CA5_CA5 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA5_CA5. */
4961
4962 /*! @brief Format value for bitfield CAU_AESIC_CA5_CA5. */
4963 #define BF_CAU_AESIC_CA5_CA5(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA5_CA5) & BM_CAU_AESIC_CA5_CA5)
4964 /*@}*/
4965
4966 /*******************************************************************************
4967  * HW_CAU_AESIC_CA6 - General Purpose Register 6 - AES Inverse Column Operation command
4968  ******************************************************************************/
4969
4970 /*!
4971  * @brief HW_CAU_AESIC_CA6 - General Purpose Register 6 - AES Inverse Column Operation command (WO)
4972  *
4973  * Reset value: 0x00000000U
4974  */
4975 typedef union _hw_cau_aesic_ca6
4976 {
4977     uint32_t U;
4978     struct _hw_cau_aesic_ca6_bitfields
4979     {
4980         uint32_t CA6 : 32;             /*!< [31:0] CA6 */
4981     } B;
4982 } hw_cau_aesic_ca6_t;
4983
4984 /*!
4985  * @name Constants and macros for entire CAU_AESIC_CA6 register
4986  */
4987 /*@{*/
4988 #define HW_CAU_AESIC_CA6_ADDR(x) ((x) + 0xB60U)
4989
4990 #define HW_CAU_AESIC_CA6(x)      (*(__O hw_cau_aesic_ca6_t *) HW_CAU_AESIC_CA6_ADDR(x))
4991 #define HW_CAU_AESIC_CA6_WR(x, v) (HW_CAU_AESIC_CA6(x).U = (v))
4992 /*@}*/
4993
4994 /*
4995  * Constants & macros for individual CAU_AESIC_CA6 bitfields
4996  */
4997
4998 /*!
4999  * @name Register CAU_AESIC_CA6, field CA6[31:0] (WO)
5000  */
5001 /*@{*/
5002 #define BP_CAU_AESIC_CA6_CA6 (0U)          /*!< Bit position for CAU_AESIC_CA6_CA6. */
5003 #define BM_CAU_AESIC_CA6_CA6 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA6_CA6. */
5004 #define BS_CAU_AESIC_CA6_CA6 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA6_CA6. */
5005
5006 /*! @brief Format value for bitfield CAU_AESIC_CA6_CA6. */
5007 #define BF_CAU_AESIC_CA6_CA6(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA6_CA6) & BM_CAU_AESIC_CA6_CA6)
5008 /*@}*/
5009
5010 /*******************************************************************************
5011  * HW_CAU_AESIC_CA7 - General Purpose Register 7 - AES Inverse Column Operation command
5012  ******************************************************************************/
5013
5014 /*!
5015  * @brief HW_CAU_AESIC_CA7 - General Purpose Register 7 - AES Inverse Column Operation command (WO)
5016  *
5017  * Reset value: 0x00000000U
5018  */
5019 typedef union _hw_cau_aesic_ca7
5020 {
5021     uint32_t U;
5022     struct _hw_cau_aesic_ca7_bitfields
5023     {
5024         uint32_t CA7 : 32;             /*!< [31:0] CA7 */
5025     } B;
5026 } hw_cau_aesic_ca7_t;
5027
5028 /*!
5029  * @name Constants and macros for entire CAU_AESIC_CA7 register
5030  */
5031 /*@{*/
5032 #define HW_CAU_AESIC_CA7_ADDR(x) ((x) + 0xB64U)
5033
5034 #define HW_CAU_AESIC_CA7(x)      (*(__O hw_cau_aesic_ca7_t *) HW_CAU_AESIC_CA7_ADDR(x))
5035 #define HW_CAU_AESIC_CA7_WR(x, v) (HW_CAU_AESIC_CA7(x).U = (v))
5036 /*@}*/
5037
5038 /*
5039  * Constants & macros for individual CAU_AESIC_CA7 bitfields
5040  */
5041
5042 /*!
5043  * @name Register CAU_AESIC_CA7, field CA7[31:0] (WO)
5044  */
5045 /*@{*/
5046 #define BP_CAU_AESIC_CA7_CA7 (0U)          /*!< Bit position for CAU_AESIC_CA7_CA7. */
5047 #define BM_CAU_AESIC_CA7_CA7 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA7_CA7. */
5048 #define BS_CAU_AESIC_CA7_CA7 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA7_CA7. */
5049
5050 /*! @brief Format value for bitfield CAU_AESIC_CA7_CA7. */
5051 #define BF_CAU_AESIC_CA7_CA7(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA7_CA7) & BM_CAU_AESIC_CA7_CA7)
5052 /*@}*/
5053
5054 /*******************************************************************************
5055  * HW_CAU_AESIC_CA8 - General Purpose Register 8 - AES Inverse Column Operation command
5056  ******************************************************************************/
5057
5058 /*!
5059  * @brief HW_CAU_AESIC_CA8 - General Purpose Register 8 - AES Inverse Column Operation command (WO)
5060  *
5061  * Reset value: 0x00000000U
5062  */
5063 typedef union _hw_cau_aesic_ca8
5064 {
5065     uint32_t U;
5066     struct _hw_cau_aesic_ca8_bitfields
5067     {
5068         uint32_t CA8 : 32;             /*!< [31:0] CA8 */
5069     } B;
5070 } hw_cau_aesic_ca8_t;
5071
5072 /*!
5073  * @name Constants and macros for entire CAU_AESIC_CA8 register
5074  */
5075 /*@{*/
5076 #define HW_CAU_AESIC_CA8_ADDR(x) ((x) + 0xB68U)
5077
5078 #define HW_CAU_AESIC_CA8(x)      (*(__O hw_cau_aesic_ca8_t *) HW_CAU_AESIC_CA8_ADDR(x))
5079 #define HW_CAU_AESIC_CA8_WR(x, v) (HW_CAU_AESIC_CA8(x).U = (v))
5080 /*@}*/
5081
5082 /*
5083  * Constants & macros for individual CAU_AESIC_CA8 bitfields
5084  */
5085
5086 /*!
5087  * @name Register CAU_AESIC_CA8, field CA8[31:0] (WO)
5088  */
5089 /*@{*/
5090 #define BP_CAU_AESIC_CA8_CA8 (0U)          /*!< Bit position for CAU_AESIC_CA8_CA8. */
5091 #define BM_CAU_AESIC_CA8_CA8 (0xFFFFFFFFU) /*!< Bit mask for CAU_AESIC_CA8_CA8. */
5092 #define BS_CAU_AESIC_CA8_CA8 (32U)         /*!< Bit field size in bits for CAU_AESIC_CA8_CA8. */
5093
5094 /*! @brief Format value for bitfield CAU_AESIC_CA8_CA8. */
5095 #define BF_CAU_AESIC_CA8_CA8(v) ((uint32_t)((uint32_t)(v) << BP_CAU_AESIC_CA8_CA8) & BM_CAU_AESIC_CA8_CA8)
5096 /*@}*/
5097
5098 /*******************************************************************************
5099  * hw_cau_t - module struct
5100  ******************************************************************************/
5101 /*!
5102  * @brief All CAU module registers.
5103  */
5104 #pragma pack(1)
5105 typedef struct _hw_cau
5106 {
5107     __O hw_cau_direct0_t DIRECT0;          /*!< [0x0] Direct access register 0 */
5108     __O hw_cau_direct1_t DIRECT1;          /*!< [0x4] Direct access register 1 */
5109     __O hw_cau_direct2_t DIRECT2;          /*!< [0x8] Direct access register 2 */
5110     __O hw_cau_direct3_t DIRECT3;          /*!< [0xC] Direct access register 3 */
5111     __O hw_cau_direct4_t DIRECT4;          /*!< [0x10] Direct access register 4 */
5112     __O hw_cau_direct5_t DIRECT5;          /*!< [0x14] Direct access register 5 */
5113     __O hw_cau_direct6_t DIRECT6;          /*!< [0x18] Direct access register 6 */
5114     __O hw_cau_direct7_t DIRECT7;          /*!< [0x1C] Direct access register 7 */
5115     __O hw_cau_direct8_t DIRECT8;          /*!< [0x20] Direct access register 8 */
5116     __O hw_cau_direct9_t DIRECT9;          /*!< [0x24] Direct access register 9 */
5117     __O hw_cau_direct10_t DIRECT10;        /*!< [0x28] Direct access register 10 */
5118     __O hw_cau_direct11_t DIRECT11;        /*!< [0x2C] Direct access register 11 */
5119     __O hw_cau_direct12_t DIRECT12;        /*!< [0x30] Direct access register 12 */
5120     __O hw_cau_direct13_t DIRECT13;        /*!< [0x34] Direct access register 13 */
5121     __O hw_cau_direct14_t DIRECT14;        /*!< [0x38] Direct access register 14 */
5122     __O hw_cau_direct15_t DIRECT15;        /*!< [0x3C] Direct access register 15 */
5123     uint8_t _reserved0[2048];
5124     __O hw_cau_ldr_casr_t LDR_CASR;        /*!< [0x840] Status register  - Load Register command */
5125     __O hw_cau_ldr_caa_t LDR_CAA;          /*!< [0x844] Accumulator register - Load Register command */
5126     __O hw_cau_ldr_ca0_t LDR_CA0;          /*!< [0x848] General Purpose Register 0 - Load Register command */
5127     __O hw_cau_ldr_ca1_t LDR_CA1;          /*!< [0x84C] General Purpose Register 1 - Load Register command */
5128     __O hw_cau_ldr_ca2_t LDR_CA2;          /*!< [0x850] General Purpose Register 2 - Load Register command */
5129     __O hw_cau_ldr_ca3_t LDR_CA3;          /*!< [0x854] General Purpose Register 3 - Load Register command */
5130     __O hw_cau_ldr_ca4_t LDR_CA4;          /*!< [0x858] General Purpose Register 4 - Load Register command */
5131     __O hw_cau_ldr_ca5_t LDR_CA5;          /*!< [0x85C] General Purpose Register 5 - Load Register command */
5132     __O hw_cau_ldr_ca6_t LDR_CA6;          /*!< [0x860] General Purpose Register 6 - Load Register command */
5133     __O hw_cau_ldr_ca7_t LDR_CA7;          /*!< [0x864] General Purpose Register 7 - Load Register command */
5134     __O hw_cau_ldr_ca8_t LDR_CA8;          /*!< [0x868] General Purpose Register 8 - Load Register command */
5135     uint8_t _reserved1[20];
5136     __I hw_cau_str_casr_t STR_CASR;        /*!< [0x880] Status register  - Store Register command */
5137     __I hw_cau_str_caa_t STR_CAA;          /*!< [0x884] Accumulator register - Store Register command */
5138     __I hw_cau_str_ca0_t STR_CA0;          /*!< [0x888] General Purpose Register 0 - Store Register command */
5139     __I hw_cau_str_ca1_t STR_CA1;          /*!< [0x88C] General Purpose Register 1 - Store Register command */
5140     __I hw_cau_str_ca2_t STR_CA2;          /*!< [0x890] General Purpose Register 2 - Store Register command */
5141     __I hw_cau_str_ca3_t STR_CA3;          /*!< [0x894] General Purpose Register 3 - Store Register command */
5142     __I hw_cau_str_ca4_t STR_CA4;          /*!< [0x898] General Purpose Register 4 - Store Register command */
5143     __I hw_cau_str_ca5_t STR_CA5;          /*!< [0x89C] General Purpose Register 5 - Store Register command */
5144     __I hw_cau_str_ca6_t STR_CA6;          /*!< [0x8A0] General Purpose Register 6 - Store Register command */
5145     __I hw_cau_str_ca7_t STR_CA7;          /*!< [0x8A4] General Purpose Register 7 - Store Register command */
5146     __I hw_cau_str_ca8_t STR_CA8;          /*!< [0x8A8] General Purpose Register 8 - Store Register command */
5147     uint8_t _reserved2[20];
5148     __O hw_cau_adr_casr_t ADR_CASR;        /*!< [0x8C0] Status register  - Add Register command */
5149     __O hw_cau_adr_caa_t ADR_CAA;          /*!< [0x8C4] Accumulator register - Add to register command */
5150     __O hw_cau_adr_ca0_t ADR_CA0;          /*!< [0x8C8] General Purpose Register 0 - Add to register command */
5151     __O hw_cau_adr_ca1_t ADR_CA1;          /*!< [0x8CC] General Purpose Register 1 - Add to register command */
5152     __O hw_cau_adr_ca2_t ADR_CA2;          /*!< [0x8D0] General Purpose Register 2 - Add to register command */
5153     __O hw_cau_adr_ca3_t ADR_CA3;          /*!< [0x8D4] General Purpose Register 3 - Add to register command */
5154     __O hw_cau_adr_ca4_t ADR_CA4;          /*!< [0x8D8] General Purpose Register 4 - Add to register command */
5155     __O hw_cau_adr_ca5_t ADR_CA5;          /*!< [0x8DC] General Purpose Register 5 - Add to register command */
5156     __O hw_cau_adr_ca6_t ADR_CA6;          /*!< [0x8E0] General Purpose Register 6 - Add to register command */
5157     __O hw_cau_adr_ca7_t ADR_CA7;          /*!< [0x8E4] General Purpose Register 7 - Add to register command */
5158     __O hw_cau_adr_ca8_t ADR_CA8;          /*!< [0x8E8] General Purpose Register 8 - Add to register command */
5159     uint8_t _reserved3[20];
5160     __O hw_cau_radr_casr_t RADR_CASR;      /*!< [0x900] Status register  - Reverse and Add to Register command */
5161     __O hw_cau_radr_caa_t RADR_CAA;        /*!< [0x904] Accumulator register - Reverse and Add to Register command */
5162     __O hw_cau_radr_ca0_t RADR_CA0;        /*!< [0x908] General Purpose Register 0 - Reverse and Add to Register command */
5163     __O hw_cau_radr_ca1_t RADR_CA1;        /*!< [0x90C] General Purpose Register 1 - Reverse and Add to Register command */
5164     __O hw_cau_radr_ca2_t RADR_CA2;        /*!< [0x910] General Purpose Register 2 - Reverse and Add to Register command */
5165     __O hw_cau_radr_ca3_t RADR_CA3;        /*!< [0x914] General Purpose Register 3 - Reverse and Add to Register command */
5166     __O hw_cau_radr_ca4_t RADR_CA4;        /*!< [0x918] General Purpose Register 4 - Reverse and Add to Register command */
5167     __O hw_cau_radr_ca5_t RADR_CA5;        /*!< [0x91C] General Purpose Register 5 - Reverse and Add to Register command */
5168     __O hw_cau_radr_ca6_t RADR_CA6;        /*!< [0x920] General Purpose Register 6 - Reverse and Add to Register command */
5169     __O hw_cau_radr_ca7_t RADR_CA7;        /*!< [0x924] General Purpose Register 7 - Reverse and Add to Register command */
5170     __O hw_cau_radr_ca8_t RADR_CA8;        /*!< [0x928] General Purpose Register 8 - Reverse and Add to Register command */
5171     uint8_t _reserved4[84];
5172     __O hw_cau_xor_casr_t XOR_CASR;        /*!< [0x980] Status register  - Exclusive Or command */
5173     __O hw_cau_xor_caa_t XOR_CAA;          /*!< [0x984] Accumulator register - Exclusive Or command */
5174     __O hw_cau_xor_ca0_t XOR_CA0;          /*!< [0x988] General Purpose Register 0 - Exclusive Or command */
5175     __O hw_cau_xor_ca1_t XOR_CA1;          /*!< [0x98C] General Purpose Register 1 - Exclusive Or command */
5176     __O hw_cau_xor_ca2_t XOR_CA2;          /*!< [0x990] General Purpose Register 2 - Exclusive Or command */
5177     __O hw_cau_xor_ca3_t XOR_CA3;          /*!< [0x994] General Purpose Register 3 - Exclusive Or command */
5178     __O hw_cau_xor_ca4_t XOR_CA4;          /*!< [0x998] General Purpose Register 4 - Exclusive Or command */
5179     __O hw_cau_xor_ca5_t XOR_CA5;          /*!< [0x99C] General Purpose Register 5 - Exclusive Or command */
5180     __O hw_cau_xor_ca6_t XOR_CA6;          /*!< [0x9A0] General Purpose Register 6 - Exclusive Or command */
5181     __O hw_cau_xor_ca7_t XOR_CA7;          /*!< [0x9A4] General Purpose Register 7 - Exclusive Or command */
5182     __O hw_cau_xor_ca8_t XOR_CA8;          /*!< [0x9A8] General Purpose Register 8 - Exclusive Or command */
5183     uint8_t _reserved5[20];
5184     __O hw_cau_rotl_casr_t ROTL_CASR;      /*!< [0x9C0] Status register  - Rotate Left command */
5185     __O hw_cau_rotl_caa_t ROTL_CAA;        /*!< [0x9C4] Accumulator register - Rotate Left command */
5186     __O hw_cau_rotl_ca0_t ROTL_CA0;        /*!< [0x9C8] General Purpose Register 0 - Rotate Left command */
5187     __O hw_cau_rotl_ca1_t ROTL_CA1;        /*!< [0x9CC] General Purpose Register 1 - Rotate Left command */
5188     __O hw_cau_rotl_ca2_t ROTL_CA2;        /*!< [0x9D0] General Purpose Register 2 - Rotate Left command */
5189     __O hw_cau_rotl_ca3_t ROTL_CA3;        /*!< [0x9D4] General Purpose Register 3 - Rotate Left command */
5190     __O hw_cau_rotl_ca4_t ROTL_CA4;        /*!< [0x9D8] General Purpose Register 4 - Rotate Left command */
5191     __O hw_cau_rotl_ca5_t ROTL_CA5;        /*!< [0x9DC] General Purpose Register 5 - Rotate Left command */
5192     __O hw_cau_rotl_ca6_t ROTL_CA6;        /*!< [0x9E0] General Purpose Register 6 - Rotate Left command */
5193     __O hw_cau_rotl_ca7_t ROTL_CA7;        /*!< [0x9E4] General Purpose Register 7 - Rotate Left command */
5194     __O hw_cau_rotl_ca8_t ROTL_CA8;        /*!< [0x9E8] General Purpose Register 8 - Rotate Left command */
5195     uint8_t _reserved6[276];
5196     __O hw_cau_aesc_casr_t AESC_CASR;      /*!< [0xB00] Status register  - AES Column Operation command */
5197     __O hw_cau_aesc_caa_t AESC_CAA;        /*!< [0xB04] Accumulator register - AES Column Operation command */
5198     __O hw_cau_aesc_ca0_t AESC_CA0;        /*!< [0xB08] General Purpose Register 0 - AES Column Operation command */
5199     __O hw_cau_aesc_ca1_t AESC_CA1;        /*!< [0xB0C] General Purpose Register 1 - AES Column Operation command */
5200     __O hw_cau_aesc_ca2_t AESC_CA2;        /*!< [0xB10] General Purpose Register 2 - AES Column Operation command */
5201     __O hw_cau_aesc_ca3_t AESC_CA3;        /*!< [0xB14] General Purpose Register 3 - AES Column Operation command */
5202     __O hw_cau_aesc_ca4_t AESC_CA4;        /*!< [0xB18] General Purpose Register 4 - AES Column Operation command */
5203     __O hw_cau_aesc_ca5_t AESC_CA5;        /*!< [0xB1C] General Purpose Register 5 - AES Column Operation command */
5204     __O hw_cau_aesc_ca6_t AESC_CA6;        /*!< [0xB20] General Purpose Register 6 - AES Column Operation command */
5205     __O hw_cau_aesc_ca7_t AESC_CA7;        /*!< [0xB24] General Purpose Register 7 - AES Column Operation command */
5206     __O hw_cau_aesc_ca8_t AESC_CA8;        /*!< [0xB28] General Purpose Register 8 - AES Column Operation command */
5207     uint8_t _reserved7[20];
5208     __O hw_cau_aesic_casr_t AESIC_CASR;    /*!< [0xB40] Status register  - AES Inverse Column Operation command */
5209     __O hw_cau_aesic_caa_t AESIC_CAA;      /*!< [0xB44] Accumulator register - AES Inverse Column Operation command */
5210     __O hw_cau_aesic_ca0_t AESIC_CA0;      /*!< [0xB48] General Purpose Register 0 - AES Inverse Column Operation command */
5211     __O hw_cau_aesic_ca1_t AESIC_CA1;      /*!< [0xB4C] General Purpose Register 1 - AES Inverse Column Operation command */
5212     __O hw_cau_aesic_ca2_t AESIC_CA2;      /*!< [0xB50] General Purpose Register 2 - AES Inverse Column Operation command */
5213     __O hw_cau_aesic_ca3_t AESIC_CA3;      /*!< [0xB54] General Purpose Register 3 - AES Inverse Column Operation command */
5214     __O hw_cau_aesic_ca4_t AESIC_CA4;      /*!< [0xB58] General Purpose Register 4 - AES Inverse Column Operation command */
5215     __O hw_cau_aesic_ca5_t AESIC_CA5;      /*!< [0xB5C] General Purpose Register 5 - AES Inverse Column Operation command */
5216     __O hw_cau_aesic_ca6_t AESIC_CA6;      /*!< [0xB60] General Purpose Register 6 - AES Inverse Column Operation command */
5217     __O hw_cau_aesic_ca7_t AESIC_CA7;      /*!< [0xB64] General Purpose Register 7 - AES Inverse Column Operation command */
5218     __O hw_cau_aesic_ca8_t AESIC_CA8;      /*!< [0xB68] General Purpose Register 8 - AES Inverse Column Operation command */
5219 } hw_cau_t;
5220 #pragma pack()
5221
5222 /*! @brief Macro to access all CAU registers. */
5223 /*! @param x CAU module instance base address. */
5224 /*! @return Reference (not a pointer) to the registers struct. To get a pointer to the struct,
5225  *     use the '&' operator, like <code>&HW_CAU(CAU_BASE)</code>. */
5226 #define HW_CAU(x)      (*(hw_cau_t *)(x))
5227
5228 #endif /* __HW_CAU_REGISTERS_H__ */
5229 /* EOF */