tool/mbed/mbed-sdk/libraries/mbed/targets/hal/TARGET_Freescale/TARGET_KPSDK_MCUS/TARGET_KPSDK_CODE/hal/rtc/fsl_rtc_features.h

   1 /*
   2 ** ###################################################################
   3 **     Version:             rev. 1.0, 2014-05-14
   4 **     Build:               b140515
   5 **
   6 **     Abstract:
   7 **         Chip specific module features.
   8 **
   9 **     Copyright: 2014 Freescale Semiconductor, Inc.
  10 **     All rights reserved.
  11 **
  12 **     Redistribution and use in source and binary forms, with or without modification,
  13 **     are permitted provided that the following conditions are met:
  14 **
  15 **     o Redistributions of source code must retain the above copyright notice, this list
  16 **       of conditions and the following disclaimer.
  17 **
  18 **     o Redistributions in binary form must reproduce the above copyright notice, this
  19 **       list of conditions and the following disclaimer in the documentation and/or
  20 **       other materials provided with the distribution.
  21 **
  22 **     o Neither the name of Freescale Semiconductor, Inc. nor the names of its
  23 **       contributors may be used to endorse or promote products derived from this
  24 **       software without specific prior written permission.
  25 **
  26 **     THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
  27 **     ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  28 **     WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  29 **     DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE FOR
  30 **     ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  31 **     (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  32 **     LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  33 **     ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  34 **     (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  35 **     SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  36 **
  37 **     http:                 www.freescale.com
  38 **     mail:                 support@freescale.com
  39 **
  40 **     Revisions:
  41 **     - rev. 1.0 (2014-05-14)
  42 **         Customer release.
  43 **
  44 ** ###################################################################
  45 */
  46
  47 #if !defined(__FSL_RTC_FEATURES_H__)
  48 #define __FSL_RTC_FEATURES_H__
  49
  50 #if defined(CPU_MK20DX128VMP5) || defined(CPU_MK20DN128VMP5) || defined(CPU_MK20DX64VMP5) || defined(CPU_MK20DN64VMP5) || \
  51     defined(CPU_MK20DX32VMP5) || defined(CPU_MK20DN32VMP5) || defined(CPU_MK20DX128VLH5) || defined(CPU_MK20DN128VLH5) || \
  52     defined(CPU_MK20DX64VLH5) || defined(CPU_MK20DN64VLH5) || defined(CPU_MK20DX32VLH5) || defined(CPU_MK20DN32VLH5) || \
  53     defined(CPU_MK20DX128VFM5) || defined(CPU_MK20DN128VFM5) || defined(CPU_MK20DX64VFM5) || defined(CPU_MK20DN64VFM5) || \
  54     defined(CPU_MK20DX32VFM5) || defined(CPU_MK20DN32VFM5) || defined(CPU_MK20DX128VFT5) || defined(CPU_MK20DN128VFT5) || \
  55     defined(CPU_MK20DX64VFT5) || defined(CPU_MK20DN64VFT5) || defined(CPU_MK20DX32VFT5) || defined(CPU_MK20DN32VFT5) || \
  56     defined(CPU_MK20DX128VLF5) || defined(CPU_MK20DN128VLF5) || defined(CPU_MK20DX64VLF5) || defined(CPU_MK20DN64VLF5) || \
  57     defined(CPU_MK20DX32VLF5) || defined(CPU_MK20DN32VLF5)
  58     /* @brief Has wakeup pin (bit field CR[WPS]). */
  59     #define FSL_FEATURE_RTC_HAS_WAKEUP_PIN (0)
  60     /* @brief Has low power features (registers MER, MCLR and MCHR). */
  61     #define FSL_FEATURE_RTC_HAS_MONOTONIC (0)
  62     /* @brief Has read/write access control (registers WAR and RAR). */
  63     #define FSL_FEATURE_RTC_HAS_ACCESS_CONTROL (1)
  64     /* @brief Has security features (registers TTSR, MER, MCLR and MCHR). */
  65     #define FSL_FEATURE_RTC_HAS_SECURITY (0)
  66 #elif defined(CPU_MK22FN128VDC10) || defined(CPU_MK22FN128VLH10) || defined(CPU_MK22FN128VLL10) || defined(CPU_MK22FN128VMP10) || \
  67     defined(CPU_MK22FN256VDC12) || defined(CPU_MK22FN256VLH12) || defined(CPU_MK22FN256VLL12) || defined(CPU_MK22FN256VMP12) || \
  68     defined(CPU_MK22FN512VDC12) || defined(CPU_MK22FN512VLH12) || defined(CPU_MK22FN512VLL12) || defined(CPU_MK63FN1M0VLQ12) || \
  69     defined(CPU_MK63FN1M0VMD12) || defined(CPU_MK64FX512VDC12) || defined(CPU_MK64FN1M0VDC12) || defined(CPU_MK64FX512VLL12) || \
  70     defined(CPU_MK64FN1M0VLL12) || defined(CPU_MK64FX512VLQ12) || defined(CPU_MK64FN1M0VLQ12)
  71     /* @brief Has wakeup pin (bit field CR[WPS]). */
  72     #define FSL_FEATURE_RTC_HAS_WAKEUP_PIN (1)
  73     /* @brief Has low power features (registers MER, MCLR and MCHR). */
  74     #define FSL_FEATURE_RTC_HAS_MONOTONIC (0)
  75     /* @brief Has read/write access control (registers WAR and RAR). */
  76     #define FSL_FEATURE_RTC_HAS_ACCESS_CONTROL (1)
  77     /* @brief Has security features (registers TTSR, MER, MCLR and MCHR). */
  78     #define FSL_FEATURE_RTC_HAS_SECURITY (1)
  79 #elif defined(CPU_MK24FN1M0VDC12) || defined(CPU_MK24FN1M0VLL12) || defined(CPU_MK24FN1M0VLQ12) || defined(CPU_MK24FN256VDC12) || \
  80     defined(CPU_MK64FX512VMD12) || defined(CPU_MK64FN1M0VMD12)
  81     /* @brief Has wakeup pin (bit field CR[WPS]). */
  82     #define FSL_FEATURE_RTC_HAS_WAKEUP_PIN (1)
  83     /* @brief Has low power features (registers MER, MCLR and MCHR). */
  84     #define FSL_FEATURE_RTC_HAS_MONOTONIC (0)
  85     /* @brief Has read/write access control (registers WAR and RAR). */
  86     #define FSL_FEATURE_RTC_HAS_ACCESS_CONTROL (1)
  87     /* @brief Has security features (registers TTSR, MER, MCLR and MCHR). */
  88     #define FSL_FEATURE_RTC_HAS_SECURITY (0)
  89 #elif defined(CPU_MK65FN2M0CAC18) || defined(CPU_MK65FX1M0CAC18) || defined(CPU_MK65FN2M0VMI18) || defined(CPU_MK65FX1M0VMI18) || \
  90     defined(CPU_MK66FN2M0VLQ18) || defined(CPU_MK66FX1M0VLQ18) || defined(CPU_MK66FN2M0VMD18) || defined(CPU_MK66FX1M0VMD18)
  91     /* @brief Has wakeup pin (bit field CR[WPS]). */
  92     #define FSL_FEATURE_RTC_HAS_WAKEUP_PIN (1)
  93     /* @brief Has low power features (registers MER, MCLR and MCHR). */
  94     #define FSL_FEATURE_RTC_HAS_MONOTONIC (1)
  95     /* @brief Has read/write access control (registers WAR and RAR). */
  96     #define FSL_FEATURE_RTC_HAS_ACCESS_CONTROL (1)
  97     /* @brief Has security features (registers TTSR, MER, MCLR and MCHR). */
  98     #define FSL_FEATURE_RTC_HAS_SECURITY (1)
  99 #elif defined(CPU_MK70FN1M0VMF12) || defined(CPU_MK70FX512VMF12) || defined(CPU_MK70FN1M0VMF15) || defined(CPU_MK70FX512VMF15) || \
 100     defined(CPU_MK70FN1M0VMJ12) || defined(CPU_MK70FX512VMJ12) || defined(CPU_MK70FN1M0VMJ15) || defined(CPU_MK70FX512VMJ15)
 101     /* @brief Has wakeup pin (bit field CR[WPS]). */
 102     #define FSL_FEATURE_RTC_HAS_WAKEUP_PIN (0)
 103     /* @brief Has low power features (registers MER, MCLR and MCHR). */
 104     #define FSL_FEATURE_RTC_HAS_MONOTONIC (1)
 105     /* @brief Has read/write access control (registers WAR and RAR). */
 106     #define FSL_FEATURE_RTC_HAS_ACCESS_CONTROL (1)
 107     /* @brief Has security features (registers TTSR, MER, MCLR and MCHR). */
 108     #define FSL_FEATURE_RTC_HAS_SECURITY (1)
 109 #elif defined(CPU_MKL03Z32CAF4) || defined(CPU_MKL03Z8VFG4) || defined(CPU_MKL03Z16VFG4) || defined(CPU_MKL03Z32VFG4) || \
 110     defined(CPU_MKL03Z8VFK4) || defined(CPU_MKL03Z16VFK4) || defined(CPU_MKL03Z32VFK4) || defined(CPU_MKL05Z8VFK4) || \
 111     defined(CPU_MKL05Z16VFK4) || defined(CPU_MKL05Z32VFK4) || defined(CPU_MKL05Z8VLC4) || defined(CPU_MKL05Z16VLC4) || \
 112     defined(CPU_MKL05Z32VLC4) || defined(CPU_MKL05Z8VFM4) || defined(CPU_MKL05Z16VFM4) || defined(CPU_MKL05Z32VFM4) || \
 113     defined(CPU_MKL05Z16VLF4) || defined(CPU_MKL05Z32VLF4) || defined(CPU_MKL13Z64VFM4) || defined(CPU_MKL13Z128VFM4) || \
 114     defined(CPU_MKL13Z256VFM4) || defined(CPU_MKL13Z64VFT4) || defined(CPU_MKL13Z128VFT4) || defined(CPU_MKL13Z256VFT4) || \
 115     defined(CPU_MKL13Z64VLH4) || defined(CPU_MKL13Z128VLH4) || defined(CPU_MKL13Z256VLH4) || defined(CPU_MKL13Z64VMP4) || \
 116     defined(CPU_MKL13Z128VMP4) || defined(CPU_MKL13Z256VMP4) || defined(CPU_MKL23Z64VFM4) || defined(CPU_MKL23Z128VFM4) || \
 117     defined(CPU_MKL23Z256VFM4) || defined(CPU_MKL23Z64VFT4) || defined(CPU_MKL23Z128VFT4) || defined(CPU_MKL23Z256VFT4) || \
 118     defined(CPU_MKL23Z64VLH4) || defined(CPU_MKL23Z128VLH4) || defined(CPU_MKL23Z256VLH4) || defined(CPU_MKL23Z64VMP4) || \
 119     defined(CPU_MKL23Z128VMP4) || defined(CPU_MKL23Z256VMP4) || defined(CPU_MKL25Z32VFM4) || defined(CPU_MKL25Z64VFM4) || \
 120     defined(CPU_MKL25Z128VFM4) || defined(CPU_MKL25Z32VFT4) || defined(CPU_MKL25Z64VFT4) || defined(CPU_MKL25Z128VFT4) || \
 121     defined(CPU_MKL25Z32VLH4) || defined(CPU_MKL25Z64VLH4) || defined(CPU_MKL25Z128VLH4) || defined(CPU_MKL25Z32VLK4) || \
 122     defined(CPU_MKL25Z64VLK4) || defined(CPU_MKL25Z128VLK4) || defined(CPU_MKL26Z256VLK4) || defined(CPU_MKL26Z128VLL4) || \
 123     defined(CPU_MKL26Z256VLL4) || defined(CPU_MKL26Z128VMC4) || defined(CPU_MKL26Z256VMC4) || defined(CPU_MKL33Z128VLH4) || \
 124     defined(CPU_MKL33Z256VLH4) || defined(CPU_MKL33Z128VMP4) || defined(CPU_MKL33Z256VMP4) || defined(CPU_MKL43Z64VLH4) || \
 125     defined(CPU_MKL43Z128VLH4) || defined(CPU_MKL43Z256VLH4) || defined(CPU_MKL43Z64VMP4) || defined(CPU_MKL43Z128VMP4) || \
 126     defined(CPU_MKL43Z256VMP4) || defined(CPU_MKL46Z128VLH4) || defined(CPU_MKL46Z256VLH4) || defined(CPU_MKL46Z128VLL4) || \
 127     defined(CPU_MKL46Z256VLL4) || defined(CPU_MKL46Z128VMC4) || defined(CPU_MKL46Z256VMC4)
 128     /* @brief Has wakeup pin (bit field CR[WPS]). */
 129     #define FSL_FEATURE_RTC_HAS_WAKEUP_PIN (1)
 130     /* @brief Has low power features (registers MER, MCLR and MCHR). */
 131     #define FSL_FEATURE_RTC_HAS_MONOTONIC (0)
 132     /* @brief Has read/write access control (registers WAR and RAR). */
 133     #define FSL_FEATURE_RTC_HAS_ACCESS_CONTROL (0)
 134     /* @brief Has security features (registers TTSR, MER, MCLR and MCHR). */
 135     #define FSL_FEATURE_RTC_HAS_SECURITY (0)
 136 #else
 137     #error "No valid CPU defined!"
 138 #endif
 139
 140 #endif /* __FSL_RTC_FEATURES_H__ */
 141
 142 /*******************************************************************************
 143  * EOF
 144  ******************************************************************************/