tmk_core/protocol/arm_atsam/spi.c

   1 /*
   2 Copyright 2018 Massdrop Inc.
   3
   4 This program is free software: you can redistribute it and/or modify
   5 it under the terms of the GNU General Public License as published by
   6 the Free Software Foundation, either version 2 of the License, or
   7 (at your option) any later version.
   8
   9 This program is distributed in the hope that it will be useful,
  10 but WITHOUT ANY WARRANTY; without even the implied warranty of
  11 MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12 GNU General Public License for more details.
  13
  14 You should have received a copy of the GNU General Public License
  15 along with this program.  If not, see <http://www.gnu.org/licenses/>.
  16 */
  17
  18 #include "arm_atsam_protocol.h"
  19
  20 Srdata_t srdata;
  21
  22 void SPI_WriteSRData(void)
  23 {
  24     uint16_t timeout;
  25
  26     SC2_RCLCK_LO;
  27
  28     timeout = 50000;
  29     while (!(SCSPI->SPI.INTFLAG.bit.DRE) && --timeout) { DBGC(DC_SPI_WRITE_DRE); }
  30
  31     SCSPI->SPI.DATA.bit.DATA = srdata.reg & 0xFF; //Shift in bits 7-0
  32     timeout = 50000;
  33     while (!(SCSPI->SPI.INTFLAG.bit.TXC) && --timeout) { DBGC(DC_SPI_WRITE_TXC_1); }
  34
  35     SCSPI->SPI.DATA.bit.DATA = (srdata.reg >> 8) & 0xFF; //Shift in bits 15-8
  36     timeout = 50000;
  37     while (!(SCSPI->SPI.INTFLAG.bit.TXC) && --timeout) { DBGC(DC_SPI_WRITE_TXC_2); }
  38
  39     SC2_RCLCK_HI;
  40 }
  41
  42 void SPI_Init(void)
  43 {
  44     uint32_t timeout;
  45
  46     DBGC(DC_SPI_INIT_BEGIN);
  47
  48     CLK_set_spi_freq(CHAN_SERCOM_SPI, FREQ_SPI_DEFAULT);
  49
  50     PORT->Group[0].PMUX[6].bit.PMUXE = 2;
  51     PORT->Group[0].PMUX[6].bit.PMUXO = 2;
  52     PORT->Group[0].PINCFG[12].bit.PMUXEN = 1;
  53     PORT->Group[0].PINCFG[13].bit.PMUXEN = 1;
  54
  55     //Configure Shift Registers
  56     SC2_DIRSET;
  57     SC2_RCLCK_HI;
  58     SC2_OE_DIS;
  59
  60     SCSPI->SPI.CTRLA.bit.DORD = 1;
  61     SCSPI->SPI.CTRLA.bit.CPOL = 1;
  62     SCSPI->SPI.CTRLA.bit.CPHA = 1;
  63     SCSPI->SPI.CTRLA.bit.DIPO = 3;
  64     SCSPI->SPI.CTRLA.bit.MODE = 3; //master
  65
  66     SCSPI->SPI.CTRLA.bit.ENABLE = 1;
  67     timeout = 50000;
  68     while (SCSPI->SPI.SYNCBUSY.bit.ENABLE && timeout--) { DBGC(DC_SPI_SYNC_ENABLING); }
  69
  70     srdata.reg = 0;
  71     srdata.bit.HUB_CONNECT = 0;
  72     srdata.bit.HUB_RESET_N = 0;
  73     srdata.bit.S_UP = 0;
  74     srdata.bit.E_UP_N = 1;
  75     srdata.bit.S_DN1 = 1;
  76     srdata.bit.E_DN1_N = 1;
  77     srdata.bit.E_VBUS_1 = 0;
  78     srdata.bit.E_VBUS_2 = 0;
  79     srdata.bit.SRC_1 = 1;
  80     srdata.bit.SRC_2 = 1;
  81     srdata.bit.IRST = 1;
  82     srdata.bit.SDB_N = 0;
  83     SPI_WriteSRData();
  84
  85     //Enable register output
  86     SC2_OE_ENA;
  87
  88     DBGC(DC_SPI_INIT_COMPLETE);
  89 }
  90