lib/arm_atsam/packs/atmel/SAMD51_DFP/1.0.70/include/component/tal.h

   1 /**
   2  * \file
   3  *
   4  * \brief Component description for TAL
   5  *
   6  * Copyright (c) 2017 Microchip Technology Inc.
   7  *
   8  * \asf_license_start
   9  *
  10  * \page License
  11  *
  12  * SPDX-License-Identifier: Apache-2.0
  13  *
  14  * Licensed under the Apache License, Version 2.0 (the "License"); you may
  15  * not use this file except in compliance with the License.
  16  * You may obtain a copy of the Licence at
  17  *
  18  * http://www.apache.org/licenses/LICENSE-2.0
  19  *
  20  * Unless required by applicable law or agreed to in writing, software
  21  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  22  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  23  * See the License for the specific language governing permissions and
  24  * limitations under the License.
  25  *
  26  * \asf_license_stop
  27  *
  28  */
  29
  30 #ifndef _SAMD51_TAL_COMPONENT_
  31 #define _SAMD51_TAL_COMPONENT_
  32
  33 /* ========================================================================== */
  34 /**  SOFTWARE API DEFINITION FOR TAL */
  35 /* ========================================================================== */
  36 /** \addtogroup SAMD51_TAL Trigger Allocator */
  37 /*@{*/
  38
  39 #define TAL_U2253
  40 #define REV_TAL                     0x200
  41
  42 /* -------- TAL_CTRLA : (TAL Offset: 0x000) (R/W  8) Control A -------- */
  43 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
  44 typedef union {
  45   struct {
  46     uint8_t  SWRST:1;          /*!< bit:      0  Software Reset                     */
  47     uint8_t  ENABLE:1;         /*!< bit:      1  Enable                             */
  48     uint8_t  :6;               /*!< bit:  2.. 7  Reserved                           */
  49   } bit;                       /*!< Structure used for bit  access                  */
  50   uint8_t reg;                 /*!< Type      used for register access              */
  51 } TAL_CTRLA_Type;
  52 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
  53
  54 #define TAL_CTRLA_OFFSET            0x000        /**< \brief (TAL_CTRLA offset) Control A */
  55 #define TAL_CTRLA_RESETVALUE        _U_(0x00)    /**< \brief (TAL_CTRLA reset_value) Control A */
  56
  57 #define TAL_CTRLA_SWRST_Pos         0            /**< \brief (TAL_CTRLA) Software Reset */
  58 #define TAL_CTRLA_SWRST             (_U_(0x1) << TAL_CTRLA_SWRST_Pos)
  59 #define TAL_CTRLA_ENABLE_Pos        1            /**< \brief (TAL_CTRLA) Enable */
  60 #define TAL_CTRLA_ENABLE            (_U_(0x1) << TAL_CTRLA_ENABLE_Pos)
  61 #define TAL_CTRLA_MASK              _U_(0x03)    /**< \brief (TAL_CTRLA) MASK Register */
  62
  63 /* -------- TAL_EXTCTRL : (TAL Offset: 0x001) (R/W  8) External Break Control -------- */
  64 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
  65 typedef union {
  66   struct {
  67     uint8_t  ENABLE:1;         /*!< bit:      0  Enable BRK Pin                     */
  68     uint8_t  INV:1;            /*!< bit:      1  Invert BRK Pin                     */
  69     uint8_t  :6;               /*!< bit:  2.. 7  Reserved                           */
  70   } bit;                       /*!< Structure used for bit  access                  */
  71   uint8_t reg;                 /*!< Type      used for register access              */
  72 } TAL_EXTCTRL_Type;
  73 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
  74
  75 #define TAL_EXTCTRL_OFFSET          0x001        /**< \brief (TAL_EXTCTRL offset) External Break Control */
  76 #define TAL_EXTCTRL_RESETVALUE      _U_(0x00)    /**< \brief (TAL_EXTCTRL reset_value) External Break Control */
  77
  78 #define TAL_EXTCTRL_ENABLE_Pos      0            /**< \brief (TAL_EXTCTRL) Enable BRK Pin */
  79 #define TAL_EXTCTRL_ENABLE          (_U_(0x1) << TAL_EXTCTRL_ENABLE_Pos)
  80 #define TAL_EXTCTRL_INV_Pos         1            /**< \brief (TAL_EXTCTRL) Invert BRK Pin */
  81 #define TAL_EXTCTRL_INV             (_U_(0x1) << TAL_EXTCTRL_INV_Pos)
  82 #define TAL_EXTCTRL_MASK            _U_(0x03)    /**< \brief (TAL_EXTCTRL) MASK Register */
  83
  84 /* -------- TAL_EVCTRL : (TAL Offset: 0x004) (R/W 16) Event Control -------- */
  85 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
  86 typedef union {
  87   struct {
  88     uint16_t BRKEI:1;          /*!< bit:      0  Break Input Event Enable           */
  89     uint16_t BRKEO:1;          /*!< bit:      1  Break Output Event Enable          */
  90     uint16_t IRQMONEO0:1;      /*!< bit:      2  Interrupt Request Monitor 0 Output Event Enable */
  91     uint16_t :13;              /*!< bit:  3..15  Reserved                           */
  92   } bit;                       /*!< Structure used for bit  access                  */
  93   struct {
  94     uint16_t :2;               /*!< bit:  0.. 1  Reserved                           */
  95     uint16_t IRQMONEO:1;       /*!< bit:      2  Interrupt Request Monitor x Output Event Enable */
  96     uint16_t :13;              /*!< bit:  3..15  Reserved                           */
  97   } vec;                       /*!< Structure used for vec  access                  */
  98   uint16_t reg;                /*!< Type      used for register access              */
  99 } TAL_EVCTRL_Type;
 100 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 101
 102 #define TAL_EVCTRL_OFFSET           0x004        /**< \brief (TAL_EVCTRL offset) Event Control */
 103 #define TAL_EVCTRL_RESETVALUE       _U_(0x0000)  /**< \brief (TAL_EVCTRL reset_value) Event Control */
 104
 105 #define TAL_EVCTRL_BRKEI_Pos        0            /**< \brief (TAL_EVCTRL) Break Input Event Enable */
 106 #define TAL_EVCTRL_BRKEI            (_U_(0x1) << TAL_EVCTRL_BRKEI_Pos)
 107 #define TAL_EVCTRL_BRKEO_Pos        1            /**< \brief (TAL_EVCTRL) Break Output Event Enable */
 108 #define TAL_EVCTRL_BRKEO            (_U_(0x1) << TAL_EVCTRL_BRKEO_Pos)
 109 #define TAL_EVCTRL_IRQMONEO0_Pos    2            /**< \brief (TAL_EVCTRL) Interrupt Request Monitor 0 Output Event Enable */
 110 #define TAL_EVCTRL_IRQMONEO0        (_U_(1) << TAL_EVCTRL_IRQMONEO0_Pos)
 111 #define TAL_EVCTRL_IRQMONEO_Pos     2            /**< \brief (TAL_EVCTRL) Interrupt Request Monitor x Output Event Enable */
 112 #define TAL_EVCTRL_IRQMONEO_Msk     (_U_(0x1) << TAL_EVCTRL_IRQMONEO_Pos)
 113 #define TAL_EVCTRL_IRQMONEO(value)  (TAL_EVCTRL_IRQMONEO_Msk & ((value) << TAL_EVCTRL_IRQMONEO_Pos))
 114 #define TAL_EVCTRL_MASK             _U_(0x0007)  /**< \brief (TAL_EVCTRL) MASK Register */
 115
 116 /* -------- TAL_INTENCLR : (TAL Offset: 0x008) (R/W  8) Interrupt Enable Clear -------- */
 117 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 118 typedef union {
 119   struct {
 120     uint8_t  BRK:1;            /*!< bit:      0  Break Interrupt Enable             */
 121     uint8_t  IPS0:1;           /*!< bit:      1  Inter-Processor Signal Interrupt Enable for CPU 0 */
 122     uint8_t  IPS1:1;           /*!< bit:      2  Inter-Processor Signal Interrupt Enable for CPU 1 */
 123     uint8_t  :5;               /*!< bit:  3.. 7  Reserved                           */
 124   } bit;                       /*!< Structure used for bit  access                  */
 125   struct {
 126     uint8_t  :1;               /*!< bit:      0  Reserved                           */
 127     uint8_t  IPS:2;            /*!< bit:  1.. 2  Inter-Processor Signal Interrupt Enable for CPU x */
 128     uint8_t  :5;               /*!< bit:  3.. 7  Reserved                           */
 129   } vec;                       /*!< Structure used for vec  access                  */
 130   uint8_t reg;                 /*!< Type      used for register access              */
 131 } TAL_INTENCLR_Type;
 132 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 133
 134 #define TAL_INTENCLR_OFFSET         0x008        /**< \brief (TAL_INTENCLR offset) Interrupt Enable Clear */
 135 #define TAL_INTENCLR_RESETVALUE     _U_(0x00)    /**< \brief (TAL_INTENCLR reset_value) Interrupt Enable Clear */
 136
 137 #define TAL_INTENCLR_BRK_Pos        0            /**< \brief (TAL_INTENCLR) Break Interrupt Enable */
 138 #define TAL_INTENCLR_BRK            (_U_(0x1) << TAL_INTENCLR_BRK_Pos)
 139 #define TAL_INTENCLR_IPS0_Pos       1            /**< \brief (TAL_INTENCLR) Inter-Processor Signal Interrupt Enable for CPU 0 */
 140 #define TAL_INTENCLR_IPS0           (_U_(1) << TAL_INTENCLR_IPS0_Pos)
 141 #define TAL_INTENCLR_IPS1_Pos       2            /**< \brief (TAL_INTENCLR) Inter-Processor Signal Interrupt Enable for CPU 1 */
 142 #define TAL_INTENCLR_IPS1           (_U_(1) << TAL_INTENCLR_IPS1_Pos)
 143 #define TAL_INTENCLR_IPS_Pos        1            /**< \brief (TAL_INTENCLR) Inter-Processor Signal Interrupt Enable for CPU x */
 144 #define TAL_INTENCLR_IPS_Msk        (_U_(0x3) << TAL_INTENCLR_IPS_Pos)
 145 #define TAL_INTENCLR_IPS(value)     (TAL_INTENCLR_IPS_Msk & ((value) << TAL_INTENCLR_IPS_Pos))
 146 #define TAL_INTENCLR_MASK           _U_(0x07)    /**< \brief (TAL_INTENCLR) MASK Register */
 147
 148 /* -------- TAL_INTENSET : (TAL Offset: 0x009) (R/W  8) Interrupt Enable Set -------- */
 149 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 150 typedef union {
 151   struct {
 152     uint8_t  BRK:1;            /*!< bit:      0  Break Interrupt Enable             */
 153     uint8_t  IPS0:1;           /*!< bit:      1  Inter-Processor Signal Interrupt Enable for CPU 0 */
 154     uint8_t  IPS1:1;           /*!< bit:      2  Inter-Processor Signal Interrupt Enable for CPU 1 */
 155     uint8_t  :5;               /*!< bit:  3.. 7  Reserved                           */
 156   } bit;                       /*!< Structure used for bit  access                  */
 157   struct {
 158     uint8_t  :1;               /*!< bit:      0  Reserved                           */
 159     uint8_t  IPS:2;            /*!< bit:  1.. 2  Inter-Processor Signal Interrupt Enable for CPU x */
 160     uint8_t  :5;               /*!< bit:  3.. 7  Reserved                           */
 161   } vec;                       /*!< Structure used for vec  access                  */
 162   uint8_t reg;                 /*!< Type      used for register access              */
 163 } TAL_INTENSET_Type;
 164 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 165
 166 #define TAL_INTENSET_OFFSET         0x009        /**< \brief (TAL_INTENSET offset) Interrupt Enable Set */
 167 #define TAL_INTENSET_RESETVALUE     _U_(0x00)    /**< \brief (TAL_INTENSET reset_value) Interrupt Enable Set */
 168
 169 #define TAL_INTENSET_BRK_Pos        0            /**< \brief (TAL_INTENSET) Break Interrupt Enable */
 170 #define TAL_INTENSET_BRK            (_U_(0x1) << TAL_INTENSET_BRK_Pos)
 171 #define TAL_INTENSET_IPS0_Pos       1            /**< \brief (TAL_INTENSET) Inter-Processor Signal Interrupt Enable for CPU 0 */
 172 #define TAL_INTENSET_IPS0           (_U_(1) << TAL_INTENSET_IPS0_Pos)
 173 #define TAL_INTENSET_IPS1_Pos       2            /**< \brief (TAL_INTENSET) Inter-Processor Signal Interrupt Enable for CPU 1 */
 174 #define TAL_INTENSET_IPS1           (_U_(1) << TAL_INTENSET_IPS1_Pos)
 175 #define TAL_INTENSET_IPS_Pos        1            /**< \brief (TAL_INTENSET) Inter-Processor Signal Interrupt Enable for CPU x */
 176 #define TAL_INTENSET_IPS_Msk        (_U_(0x3) << TAL_INTENSET_IPS_Pos)
 177 #define TAL_INTENSET_IPS(value)     (TAL_INTENSET_IPS_Msk & ((value) << TAL_INTENSET_IPS_Pos))
 178 #define TAL_INTENSET_MASK           _U_(0x07)    /**< \brief (TAL_INTENSET) MASK Register */
 179
 180 /* -------- TAL_INTFLAG : (TAL Offset: 0x00A) (R/W  8) Interrupt Flag Status and Clear -------- */
 181 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 182 typedef union { // __I to avoid read-modify-write on write-to-clear register
 183   struct {
 184     __I uint8_t  BRK:1;            /*!< bit:      0  Break                              */
 185     __I uint8_t  IPS0:1;           /*!< bit:      1  Inter-Processor Signal for CPU 0   */
 186     __I uint8_t  IPS1:1;           /*!< bit:      2  Inter-Processor Signal for CPU 1   */
 187     __I uint8_t  :5;               /*!< bit:  3.. 7  Reserved                           */
 188   } bit;                       /*!< Structure used for bit  access                  */
 189   struct {
 190     __I uint8_t  :1;               /*!< bit:      0  Reserved                           */
 191     __I uint8_t  IPS:2;            /*!< bit:  1.. 2  Inter-Processor Signal for CPU x   */
 192     __I uint8_t  :5;               /*!< bit:  3.. 7  Reserved                           */
 193   } vec;                       /*!< Structure used for vec  access                  */
 194   uint8_t reg;                 /*!< Type      used for register access              */
 195 } TAL_INTFLAG_Type;
 196 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 197
 198 #define TAL_INTFLAG_OFFSET          0x00A        /**< \brief (TAL_INTFLAG offset) Interrupt Flag Status and Clear */
 199 #define TAL_INTFLAG_RESETVALUE      _U_(0x00)    /**< \brief (TAL_INTFLAG reset_value) Interrupt Flag Status and Clear */
 200
 201 #define TAL_INTFLAG_BRK_Pos         0            /**< \brief (TAL_INTFLAG) Break */
 202 #define TAL_INTFLAG_BRK             (_U_(0x1) << TAL_INTFLAG_BRK_Pos)
 203 #define TAL_INTFLAG_IPS0_Pos        1            /**< \brief (TAL_INTFLAG) Inter-Processor Signal for CPU 0 */
 204 #define TAL_INTFLAG_IPS0            (_U_(1) << TAL_INTFLAG_IPS0_Pos)
 205 #define TAL_INTFLAG_IPS1_Pos        2            /**< \brief (TAL_INTFLAG) Inter-Processor Signal for CPU 1 */
 206 #define TAL_INTFLAG_IPS1            (_U_(1) << TAL_INTFLAG_IPS1_Pos)
 207 #define TAL_INTFLAG_IPS_Pos         1            /**< \brief (TAL_INTFLAG) Inter-Processor Signal for CPU x */
 208 #define TAL_INTFLAG_IPS_Msk         (_U_(0x3) << TAL_INTFLAG_IPS_Pos)
 209 #define TAL_INTFLAG_IPS(value)      (TAL_INTFLAG_IPS_Msk & ((value) << TAL_INTFLAG_IPS_Pos))
 210 #define TAL_INTFLAG_MASK            _U_(0x07)    /**< \brief (TAL_INTFLAG) MASK Register */
 211
 212 /* -------- TAL_GLOBMASK : (TAL Offset: 0x00B) (R/W  8) Global Break Requests Mask -------- */
 213 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 214 typedef union {
 215   struct {
 216     uint8_t  CPU0:1;           /*!< bit:      0  CPU 0 Break Master                 */
 217     uint8_t  CPU1:1;           /*!< bit:      1  CPU 1 Break Master                 */
 218     uint8_t  :4;               /*!< bit:  2.. 5  Reserved                           */
 219     uint8_t  EVBRK:1;          /*!< bit:      6  Event Break Master                 */
 220     uint8_t  EXTBRK:1;         /*!< bit:      7  External Break Master              */
 221   } bit;                       /*!< Structure used for bit  access                  */
 222   struct {
 223     uint8_t  CPU:2;            /*!< bit:  0.. 1  CPU x Break Master                 */
 224     uint8_t  :6;               /*!< bit:  2.. 7  Reserved                           */
 225   } vec;                       /*!< Structure used for vec  access                  */
 226   uint8_t reg;                 /*!< Type      used for register access              */
 227 } TAL_GLOBMASK_Type;
 228 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 229
 230 #define TAL_GLOBMASK_OFFSET         0x00B        /**< \brief (TAL_GLOBMASK offset) Global Break Requests Mask */
 231 #define TAL_GLOBMASK_RESETVALUE     _U_(0x00)    /**< \brief (TAL_GLOBMASK reset_value) Global Break Requests Mask */
 232
 233 #define TAL_GLOBMASK_CPU0_Pos       0            /**< \brief (TAL_GLOBMASK) CPU 0 Break Master */
 234 #define TAL_GLOBMASK_CPU0           (_U_(1) << TAL_GLOBMASK_CPU0_Pos)
 235 #define TAL_GLOBMASK_CPU1_Pos       1            /**< \brief (TAL_GLOBMASK) CPU 1 Break Master */
 236 #define TAL_GLOBMASK_CPU1           (_U_(1) << TAL_GLOBMASK_CPU1_Pos)
 237 #define TAL_GLOBMASK_CPU_Pos        0            /**< \brief (TAL_GLOBMASK) CPU x Break Master */
 238 #define TAL_GLOBMASK_CPU_Msk        (_U_(0x3) << TAL_GLOBMASK_CPU_Pos)
 239 #define TAL_GLOBMASK_CPU(value)     (TAL_GLOBMASK_CPU_Msk & ((value) << TAL_GLOBMASK_CPU_Pos))
 240 #define TAL_GLOBMASK_EVBRK_Pos      6            /**< \brief (TAL_GLOBMASK) Event Break Master */
 241 #define TAL_GLOBMASK_EVBRK          (_U_(0x1) << TAL_GLOBMASK_EVBRK_Pos)
 242 #define TAL_GLOBMASK_EXTBRK_Pos     7            /**< \brief (TAL_GLOBMASK) External Break Master */
 243 #define TAL_GLOBMASK_EXTBRK         (_U_(0x1) << TAL_GLOBMASK_EXTBRK_Pos)
 244 #define TAL_GLOBMASK_MASK           _U_(0xC3)    /**< \brief (TAL_GLOBMASK) MASK Register */
 245
 246 /* -------- TAL_HALT : (TAL Offset: 0x00C) ( /W  8) Debug Halt Request -------- */
 247 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 248 typedef union {
 249   struct {
 250     uint8_t  CPU0:1;           /*!< bit:      0  CPU 0 Break Master                 */
 251     uint8_t  CPU1:1;           /*!< bit:      1  CPU 1 Break Master                 */
 252     uint8_t  :4;               /*!< bit:  2.. 5  Reserved                           */
 253     uint8_t  EVBRK:1;          /*!< bit:      6  Event Break Master                 */
 254     uint8_t  EXTBRK:1;         /*!< bit:      7  External Break Master              */
 255   } bit;                       /*!< Structure used for bit  access                  */
 256   struct {
 257     uint8_t  CPU:2;            /*!< bit:  0.. 1  CPU x Break Master                 */
 258     uint8_t  :6;               /*!< bit:  2.. 7  Reserved                           */
 259   } vec;                       /*!< Structure used for vec  access                  */
 260   uint8_t reg;                 /*!< Type      used for register access              */
 261 } TAL_HALT_Type;
 262 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 263
 264 #define TAL_HALT_OFFSET             0x00C        /**< \brief (TAL_HALT offset) Debug Halt Request */
 265 #define TAL_HALT_RESETVALUE         _U_(0x00)    /**< \brief (TAL_HALT reset_value) Debug Halt Request */
 266
 267 #define TAL_HALT_CPU0_Pos           0            /**< \brief (TAL_HALT) CPU 0 Break Master */
 268 #define TAL_HALT_CPU0               (_U_(1) << TAL_HALT_CPU0_Pos)
 269 #define TAL_HALT_CPU1_Pos           1            /**< \brief (TAL_HALT) CPU 1 Break Master */
 270 #define TAL_HALT_CPU1               (_U_(1) << TAL_HALT_CPU1_Pos)
 271 #define TAL_HALT_CPU_Pos            0            /**< \brief (TAL_HALT) CPU x Break Master */
 272 #define TAL_HALT_CPU_Msk            (_U_(0x3) << TAL_HALT_CPU_Pos)
 273 #define TAL_HALT_CPU(value)         (TAL_HALT_CPU_Msk & ((value) << TAL_HALT_CPU_Pos))
 274 #define TAL_HALT_EVBRK_Pos          6            /**< \brief (TAL_HALT) Event Break Master */
 275 #define TAL_HALT_EVBRK              (_U_(0x1) << TAL_HALT_EVBRK_Pos)
 276 #define TAL_HALT_EXTBRK_Pos         7            /**< \brief (TAL_HALT) External Break Master */
 277 #define TAL_HALT_EXTBRK             (_U_(0x1) << TAL_HALT_EXTBRK_Pos)
 278 #define TAL_HALT_MASK               _U_(0xC3)    /**< \brief (TAL_HALT) MASK Register */
 279
 280 /* -------- TAL_RESTART : (TAL Offset: 0x00D) ( /W  8) Debug Restart Request -------- */
 281 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 282 typedef union {
 283   struct {
 284     uint8_t  CPU0:1;           /*!< bit:      0  CPU 0 Break Master                 */
 285     uint8_t  CPU1:1;           /*!< bit:      1  CPU 1 Break Master                 */
 286     uint8_t  :5;               /*!< bit:  2.. 6  Reserved                           */
 287     uint8_t  EXTBRK:1;         /*!< bit:      7  External Break Master              */
 288   } bit;                       /*!< Structure used for bit  access                  */
 289   struct {
 290     uint8_t  CPU:2;            /*!< bit:  0.. 1  CPU x Break Master                 */
 291     uint8_t  :6;               /*!< bit:  2.. 7  Reserved                           */
 292   } vec;                       /*!< Structure used for vec  access                  */
 293   uint8_t reg;                 /*!< Type      used for register access              */
 294 } TAL_RESTART_Type;
 295 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 296
 297 #define TAL_RESTART_OFFSET          0x00D        /**< \brief (TAL_RESTART offset) Debug Restart Request */
 298 #define TAL_RESTART_RESETVALUE      _U_(0x00)    /**< \brief (TAL_RESTART reset_value) Debug Restart Request */
 299
 300 #define TAL_RESTART_CPU0_Pos        0            /**< \brief (TAL_RESTART) CPU 0 Break Master */
 301 #define TAL_RESTART_CPU0            (_U_(1) << TAL_RESTART_CPU0_Pos)
 302 #define TAL_RESTART_CPU1_Pos        1            /**< \brief (TAL_RESTART) CPU 1 Break Master */
 303 #define TAL_RESTART_CPU1            (_U_(1) << TAL_RESTART_CPU1_Pos)
 304 #define TAL_RESTART_CPU_Pos         0            /**< \brief (TAL_RESTART) CPU x Break Master */
 305 #define TAL_RESTART_CPU_Msk         (_U_(0x3) << TAL_RESTART_CPU_Pos)
 306 #define TAL_RESTART_CPU(value)      (TAL_RESTART_CPU_Msk & ((value) << TAL_RESTART_CPU_Pos))
 307 #define TAL_RESTART_EXTBRK_Pos      7            /**< \brief (TAL_RESTART) External Break Master */
 308 #define TAL_RESTART_EXTBRK          (_U_(0x1) << TAL_RESTART_EXTBRK_Pos)
 309 #define TAL_RESTART_MASK            _U_(0x83)    /**< \brief (TAL_RESTART) MASK Register */
 310
 311 /* -------- TAL_BRKSTATUS : (TAL Offset: 0x00E) (R/  16) Break Request Status -------- */
 312 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 313 typedef union {
 314   struct {
 315     uint16_t CPU0:2;           /*!< bit:  0.. 1  CPU 0 Break Request                */
 316     uint16_t CPU1:2;           /*!< bit:  2.. 3  CPU 1 Break Request                */
 317     uint16_t :8;               /*!< bit:  4..11  Reserved                           */
 318     uint16_t EVBRK:2;          /*!< bit: 12..13  Event Break Request                */
 319     uint16_t EXTBRK:2;         /*!< bit: 14..15  External Break Request             */
 320   } bit;                       /*!< Structure used for bit  access                  */
 321   uint16_t reg;                /*!< Type      used for register access              */
 322 } TAL_BRKSTATUS_Type;
 323 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 324
 325 #define TAL_BRKSTATUS_OFFSET        0x00E        /**< \brief (TAL_BRKSTATUS offset) Break Request Status */
 326 #define TAL_BRKSTATUS_RESETVALUE    _U_(0x0000)  /**< \brief (TAL_BRKSTATUS reset_value) Break Request Status */
 327
 328 #define TAL_BRKSTATUS_CPU0_Pos      0            /**< \brief (TAL_BRKSTATUS) CPU 0 Break Request */
 329 #define TAL_BRKSTATUS_CPU0_Msk      (_U_(0x3) << TAL_BRKSTATUS_CPU0_Pos)
 330 #define TAL_BRKSTATUS_CPU0(value)   (TAL_BRKSTATUS_CPU0_Msk & ((value) << TAL_BRKSTATUS_CPU0_Pos))
 331 #define TAL_BRKSTATUS_CPU1_Pos      2            /**< \brief (TAL_BRKSTATUS) CPU 1 Break Request */
 332 #define TAL_BRKSTATUS_CPU1_Msk      (_U_(0x3) << TAL_BRKSTATUS_CPU1_Pos)
 333 #define TAL_BRKSTATUS_CPU1(value)   (TAL_BRKSTATUS_CPU1_Msk & ((value) << TAL_BRKSTATUS_CPU1_Pos))
 334 #define TAL_BRKSTATUS_EVBRK_Pos     12           /**< \brief (TAL_BRKSTATUS) Event Break Request */
 335 #define TAL_BRKSTATUS_EVBRK_Msk     (_U_(0x3) << TAL_BRKSTATUS_EVBRK_Pos)
 336 #define TAL_BRKSTATUS_EVBRK(value)  (TAL_BRKSTATUS_EVBRK_Msk & ((value) << TAL_BRKSTATUS_EVBRK_Pos))
 337 #define TAL_BRKSTATUS_EXTBRK_Pos    14           /**< \brief (TAL_BRKSTATUS) External Break Request */
 338 #define TAL_BRKSTATUS_EXTBRK_Msk    (_U_(0x3) << TAL_BRKSTATUS_EXTBRK_Pos)
 339 #define TAL_BRKSTATUS_EXTBRK(value) (TAL_BRKSTATUS_EXTBRK_Msk & ((value) << TAL_BRKSTATUS_EXTBRK_Pos))
 340 #define TAL_BRKSTATUS_MASK          _U_(0xF00F)  /**< \brief (TAL_BRKSTATUS) MASK Register */
 341
 342 /* -------- TAL_CTICTRLA : (TAL Offset: 0x010) (R/W  8) CTIS Cross-Trigger Interface n Control A -------- */
 343 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 344 typedef union {
 345   struct {
 346     uint8_t  BRK:2;            /*!< bit:  0.. 1  Action when global break issued    */
 347     uint8_t  RESTART:1;        /*!< bit:      2  Action when global restart issued  */
 348     uint8_t  IPS:1;            /*!< bit:      3  Action when inter-process resource freed */
 349     uint8_t  :4;               /*!< bit:  4.. 7  Reserved                           */
 350   } bit;                       /*!< Structure used for bit  access                  */
 351   uint8_t reg;                 /*!< Type      used for register access              */
 352 } TAL_CTICTRLA_Type;
 353 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 354
 355 #define TAL_CTICTRLA_OFFSET         0x010        /**< \brief (TAL_CTICTRLA offset) Cross-Trigger Interface n Control A */
 356 #define TAL_CTICTRLA_RESETVALUE     _U_(0x00)    /**< \brief (TAL_CTICTRLA reset_value) Cross-Trigger Interface n Control A */
 357
 358 #define TAL_CTICTRLA_BRK_Pos        0            /**< \brief (TAL_CTICTRLA) Action when global break issued */
 359 #define TAL_CTICTRLA_BRK_Msk        (_U_(0x3) << TAL_CTICTRLA_BRK_Pos)
 360 #define TAL_CTICTRLA_BRK(value)     (TAL_CTICTRLA_BRK_Msk & ((value) << TAL_CTICTRLA_BRK_Pos))
 361 #define   TAL_CTICTRLA_BRK_BREAK_Val      _U_(0x0)   /**< \brief (TAL_CTICTRLA) Break when requested */
 362 #define   TAL_CTICTRLA_BRK_INTERRUPT_Val  _U_(0x1)   /**< \brief (TAL_CTICTRLA) Trigger DBG interrupt instead of break */
 363 #define   TAL_CTICTRLA_BRK_IGNORE_Val     _U_(0x2)   /**< \brief (TAL_CTICTRLA) Ignore break request */
 364 #define TAL_CTICTRLA_BRK_BREAK      (TAL_CTICTRLA_BRK_BREAK_Val    << TAL_CTICTRLA_BRK_Pos)
 365 #define TAL_CTICTRLA_BRK_INTERRUPT  (TAL_CTICTRLA_BRK_INTERRUPT_Val << TAL_CTICTRLA_BRK_Pos)
 366 #define TAL_CTICTRLA_BRK_IGNORE     (TAL_CTICTRLA_BRK_IGNORE_Val   << TAL_CTICTRLA_BRK_Pos)
 367 #define TAL_CTICTRLA_RESTART_Pos    2            /**< \brief (TAL_CTICTRLA) Action when global restart issued */
 368 #define TAL_CTICTRLA_RESTART        (_U_(0x1) << TAL_CTICTRLA_RESTART_Pos)
 369 #define   TAL_CTICTRLA_RESTART_RESTART_Val _U_(0x0)   /**< \brief (TAL_CTICTRLA) Restart when requested */
 370 #define   TAL_CTICTRLA_RESTART_IGNORE_Val _U_(0x1)   /**< \brief (TAL_CTICTRLA) Ignore restart request */
 371 #define TAL_CTICTRLA_RESTART_RESTART (TAL_CTICTRLA_RESTART_RESTART_Val << TAL_CTICTRLA_RESTART_Pos)
 372 #define TAL_CTICTRLA_RESTART_IGNORE (TAL_CTICTRLA_RESTART_IGNORE_Val << TAL_CTICTRLA_RESTART_Pos)
 373 #define TAL_CTICTRLA_IPS_Pos        3            /**< \brief (TAL_CTICTRLA) Action when inter-process resource freed */
 374 #define TAL_CTICTRLA_IPS            (_U_(0x1) << TAL_CTICTRLA_IPS_Pos)
 375 #define   TAL_CTICTRLA_IPS_EVENT_Val      _U_(0x0)   /**< \brief (TAL_CTICTRLA) Generate CPU Event when awaited resource is freed. */
 376 #define   TAL_CTICTRLA_IPS_INTERRUPT_Val  _U_(0x1)   /**< \brief (TAL_CTICTRLA) Generate Interrupt when awaited resource is freed. */
 377 #define TAL_CTICTRLA_IPS_EVENT      (TAL_CTICTRLA_IPS_EVENT_Val    << TAL_CTICTRLA_IPS_Pos)
 378 #define TAL_CTICTRLA_IPS_INTERRUPT  (TAL_CTICTRLA_IPS_INTERRUPT_Val << TAL_CTICTRLA_IPS_Pos)
 379 #define TAL_CTICTRLA_MASK           _U_(0x0F)    /**< \brief (TAL_CTICTRLA) MASK Register */
 380
 381 /* -------- TAL_CTIMASK : (TAL Offset: 0x011) (R/W  8) CTIS Cross-Trigger Interface n Mask -------- */
 382 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 383 typedef union {
 384   struct {
 385     uint8_t  CPU0:1;           /*!< bit:      0  CPU 0 Break Master                 */
 386     uint8_t  CPU1:1;           /*!< bit:      1  CPU 1 Break Master                 */
 387     uint8_t  :4;               /*!< bit:  2.. 5  Reserved                           */
 388     uint8_t  EVBRK:1;          /*!< bit:      6  Event Break Master                 */
 389     uint8_t  EXTBRK:1;         /*!< bit:      7  External Break Master              */
 390   } bit;                       /*!< Structure used for bit  access                  */
 391   struct {
 392     uint8_t  CPU:2;            /*!< bit:  0.. 1  CPU x Break Master                 */
 393     uint8_t  :6;               /*!< bit:  2.. 7  Reserved                           */
 394   } vec;                       /*!< Structure used for vec  access                  */
 395   uint8_t reg;                 /*!< Type      used for register access              */
 396 } TAL_CTIMASK_Type;
 397 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 398
 399 #define TAL_CTIMASK_OFFSET          0x011        /**< \brief (TAL_CTIMASK offset) Cross-Trigger Interface n Mask */
 400 #define TAL_CTIMASK_RESETVALUE      _U_(0x00)    /**< \brief (TAL_CTIMASK reset_value) Cross-Trigger Interface n Mask */
 401
 402 #define TAL_CTIMASK_CPU0_Pos        0            /**< \brief (TAL_CTIMASK) CPU 0 Break Master */
 403 #define TAL_CTIMASK_CPU0            (_U_(1) << TAL_CTIMASK_CPU0_Pos)
 404 #define TAL_CTIMASK_CPU1_Pos        1            /**< \brief (TAL_CTIMASK) CPU 1 Break Master */
 405 #define TAL_CTIMASK_CPU1            (_U_(1) << TAL_CTIMASK_CPU1_Pos)
 406 #define TAL_CTIMASK_CPU_Pos         0            /**< \brief (TAL_CTIMASK) CPU x Break Master */
 407 #define TAL_CTIMASK_CPU_Msk         (_U_(0x3) << TAL_CTIMASK_CPU_Pos)
 408 #define TAL_CTIMASK_CPU(value)      (TAL_CTIMASK_CPU_Msk & ((value) << TAL_CTIMASK_CPU_Pos))
 409 #define TAL_CTIMASK_EVBRK_Pos       6            /**< \brief (TAL_CTIMASK) Event Break Master */
 410 #define TAL_CTIMASK_EVBRK           (_U_(0x1) << TAL_CTIMASK_EVBRK_Pos)
 411 #define TAL_CTIMASK_EXTBRK_Pos      7            /**< \brief (TAL_CTIMASK) External Break Master */
 412 #define TAL_CTIMASK_EXTBRK          (_U_(0x1) << TAL_CTIMASK_EXTBRK_Pos)
 413 #define TAL_CTIMASK_MASK            _U_(0xC3)    /**< \brief (TAL_CTIMASK) MASK Register */
 414
 415 /* -------- TAL_INTSTATUS : (TAL Offset: 0x020) (R/   8) Interrupt n Status -------- */
 416 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 417 typedef union {
 418   struct {
 419     uint8_t  IRQ0:1;           /*!< bit:      0  Interrupt Status for Interrupt Request 0 within Interrupt n */
 420     uint8_t  IRQ1:1;           /*!< bit:      1  Interrupt Status for Interrupt Request 1 within Interrupt n */
 421     uint8_t  IRQ2:1;           /*!< bit:      2  Interrupt Status for Interrupt Request 2 within Interrupt n */
 422     uint8_t  IRQ3:1;           /*!< bit:      3  Interrupt Status for Interrupt Request 3 within Interrupt n */
 423     uint8_t  IRQ4:1;           /*!< bit:      4  Interrupt Status for Interrupt Request 4 within Interrupt n */
 424     uint8_t  IRQ5:1;           /*!< bit:      5  Interrupt Status for Interrupt Request 5 within Interrupt n */
 425     uint8_t  IRQ6:1;           /*!< bit:      6  Interrupt Status for Interrupt Request 6 within Interrupt n */
 426     uint8_t  IRQ7:1;           /*!< bit:      7  Interrupt Status for Interrupt Request 7 within Interrupt n */
 427   } bit;                       /*!< Structure used for bit  access                  */
 428   struct {
 429     uint8_t  IRQ:8;            /*!< bit:  0.. 7  Interrupt Status for Interrupt Request x within Interrupt n */
 430   } vec;                       /*!< Structure used for vec  access                  */
 431   uint8_t reg;                 /*!< Type      used for register access              */
 432 } TAL_INTSTATUS_Type;
 433 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 434
 435 #define TAL_INTSTATUS_OFFSET        0x020        /**< \brief (TAL_INTSTATUS offset) Interrupt n Status */
 436 #define TAL_INTSTATUS_RESETVALUE    _U_(0x00)    /**< \brief (TAL_INTSTATUS reset_value) Interrupt n Status */
 437
 438 #define TAL_INTSTATUS_IRQ0_Pos      0            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 0 within Interrupt n */
 439 #define TAL_INTSTATUS_IRQ0          (_U_(1) << TAL_INTSTATUS_IRQ0_Pos)
 440 #define TAL_INTSTATUS_IRQ1_Pos      1            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 1 within Interrupt n */
 441 #define TAL_INTSTATUS_IRQ1          (_U_(1) << TAL_INTSTATUS_IRQ1_Pos)
 442 #define TAL_INTSTATUS_IRQ2_Pos      2            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 2 within Interrupt n */
 443 #define TAL_INTSTATUS_IRQ2          (_U_(1) << TAL_INTSTATUS_IRQ2_Pos)
 444 #define TAL_INTSTATUS_IRQ3_Pos      3            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 3 within Interrupt n */
 445 #define TAL_INTSTATUS_IRQ3          (_U_(1) << TAL_INTSTATUS_IRQ3_Pos)
 446 #define TAL_INTSTATUS_IRQ4_Pos      4            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 4 within Interrupt n */
 447 #define TAL_INTSTATUS_IRQ4          (_U_(1) << TAL_INTSTATUS_IRQ4_Pos)
 448 #define TAL_INTSTATUS_IRQ5_Pos      5            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 5 within Interrupt n */
 449 #define TAL_INTSTATUS_IRQ5          (_U_(1) << TAL_INTSTATUS_IRQ5_Pos)
 450 #define TAL_INTSTATUS_IRQ6_Pos      6            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 6 within Interrupt n */
 451 #define TAL_INTSTATUS_IRQ6          (_U_(1) << TAL_INTSTATUS_IRQ6_Pos)
 452 #define TAL_INTSTATUS_IRQ7_Pos      7            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request 7 within Interrupt n */
 453 #define TAL_INTSTATUS_IRQ7          (_U_(1) << TAL_INTSTATUS_IRQ7_Pos)
 454 #define TAL_INTSTATUS_IRQ_Pos       0            /**< \brief (TAL_INTSTATUS) Interrupt Status for Interrupt Request x within Interrupt n */
 455 #define TAL_INTSTATUS_IRQ_Msk       (_U_(0xFF) << TAL_INTSTATUS_IRQ_Pos)
 456 #define TAL_INTSTATUS_IRQ(value)    (TAL_INTSTATUS_IRQ_Msk & ((value) << TAL_INTSTATUS_IRQ_Pos))
 457 #define TAL_INTSTATUS_MASK          _U_(0xFF)    /**< \brief (TAL_INTSTATUS) MASK Register */
 458
 459 /* -------- TAL_DMACPUSEL0 : (TAL Offset: 0x110) (R/W 32) DMA Channel Interrupts CPU Select 0 -------- */
 460 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 461 typedef union {
 462   struct {
 463     uint32_t CH0:1;            /*!< bit:      0  DMA Channel 0 Interrupt CPU Select */
 464     uint32_t :1;               /*!< bit:      1  Reserved                           */
 465     uint32_t CH1:1;            /*!< bit:      2  DMA Channel 1 Interrupt CPU Select */
 466     uint32_t :1;               /*!< bit:      3  Reserved                           */
 467     uint32_t CH2:1;            /*!< bit:      4  DMA Channel 2 Interrupt CPU Select */
 468     uint32_t :1;               /*!< bit:      5  Reserved                           */
 469     uint32_t CH3:1;            /*!< bit:      6  DMA Channel 3 Interrupt CPU Select */
 470     uint32_t :1;               /*!< bit:      7  Reserved                           */
 471     uint32_t CH4:1;            /*!< bit:      8  DMA Channel 4 Interrupt CPU Select */
 472     uint32_t :1;               /*!< bit:      9  Reserved                           */
 473     uint32_t CH5:1;            /*!< bit:     10  DMA Channel 5 Interrupt CPU Select */
 474     uint32_t :1;               /*!< bit:     11  Reserved                           */
 475     uint32_t CH6:1;            /*!< bit:     12  DMA Channel 6 Interrupt CPU Select */
 476     uint32_t :1;               /*!< bit:     13  Reserved                           */
 477     uint32_t CH7:1;            /*!< bit:     14  DMA Channel 7 Interrupt CPU Select */
 478     uint32_t :1;               /*!< bit:     15  Reserved                           */
 479     uint32_t CH8:1;            /*!< bit:     16  DMA Channel 8 Interrupt CPU Select */
 480     uint32_t :1;               /*!< bit:     17  Reserved                           */
 481     uint32_t CH9:1;            /*!< bit:     18  DMA Channel 9 Interrupt CPU Select */
 482     uint32_t :1;               /*!< bit:     19  Reserved                           */
 483     uint32_t CH10:1;           /*!< bit:     20  DMA Channel 10 Interrupt CPU Select */
 484     uint32_t :1;               /*!< bit:     21  Reserved                           */
 485     uint32_t CH11:1;           /*!< bit:     22  DMA Channel 11 Interrupt CPU Select */
 486     uint32_t :1;               /*!< bit:     23  Reserved                           */
 487     uint32_t CH12:1;           /*!< bit:     24  DMA Channel 12 Interrupt CPU Select */
 488     uint32_t :1;               /*!< bit:     25  Reserved                           */
 489     uint32_t CH13:1;           /*!< bit:     26  DMA Channel 13 Interrupt CPU Select */
 490     uint32_t :1;               /*!< bit:     27  Reserved                           */
 491     uint32_t CH14:1;           /*!< bit:     28  DMA Channel 14 Interrupt CPU Select */
 492     uint32_t :1;               /*!< bit:     29  Reserved                           */
 493     uint32_t CH15:1;           /*!< bit:     30  DMA Channel 15 Interrupt CPU Select */
 494     uint32_t :1;               /*!< bit:     31  Reserved                           */
 495   } bit;                       /*!< Structure used for bit  access                  */
 496   uint32_t reg;                /*!< Type      used for register access              */
 497 } TAL_DMACPUSEL0_Type;
 498 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 499
 500 #define TAL_DMACPUSEL0_OFFSET       0x110        /**< \brief (TAL_DMACPUSEL0 offset) DMA Channel Interrupts CPU Select 0 */
 501 #define TAL_DMACPUSEL0_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_DMACPUSEL0 reset_value) DMA Channel Interrupts CPU Select 0 */
 502
 503 #define TAL_DMACPUSEL0_CH0_Pos      0            /**< \brief (TAL_DMACPUSEL0) DMA Channel 0 Interrupt CPU Select */
 504 #define TAL_DMACPUSEL0_CH0_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH0_Pos)
 505 #define TAL_DMACPUSEL0_CH0(value)   (TAL_DMACPUSEL0_CH0_Msk & ((value) << TAL_DMACPUSEL0_CH0_Pos))
 506 #define TAL_DMACPUSEL0_CH1_Pos      2            /**< \brief (TAL_DMACPUSEL0) DMA Channel 1 Interrupt CPU Select */
 507 #define TAL_DMACPUSEL0_CH1_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH1_Pos)
 508 #define TAL_DMACPUSEL0_CH1(value)   (TAL_DMACPUSEL0_CH1_Msk & ((value) << TAL_DMACPUSEL0_CH1_Pos))
 509 #define TAL_DMACPUSEL0_CH2_Pos      4            /**< \brief (TAL_DMACPUSEL0) DMA Channel 2 Interrupt CPU Select */
 510 #define TAL_DMACPUSEL0_CH2_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH2_Pos)
 511 #define TAL_DMACPUSEL0_CH2(value)   (TAL_DMACPUSEL0_CH2_Msk & ((value) << TAL_DMACPUSEL0_CH2_Pos))
 512 #define TAL_DMACPUSEL0_CH3_Pos      6            /**< \brief (TAL_DMACPUSEL0) DMA Channel 3 Interrupt CPU Select */
 513 #define TAL_DMACPUSEL0_CH3_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH3_Pos)
 514 #define TAL_DMACPUSEL0_CH3(value)   (TAL_DMACPUSEL0_CH3_Msk & ((value) << TAL_DMACPUSEL0_CH3_Pos))
 515 #define TAL_DMACPUSEL0_CH4_Pos      8            /**< \brief (TAL_DMACPUSEL0) DMA Channel 4 Interrupt CPU Select */
 516 #define TAL_DMACPUSEL0_CH4_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH4_Pos)
 517 #define TAL_DMACPUSEL0_CH4(value)   (TAL_DMACPUSEL0_CH4_Msk & ((value) << TAL_DMACPUSEL0_CH4_Pos))
 518 #define TAL_DMACPUSEL0_CH5_Pos      10           /**< \brief (TAL_DMACPUSEL0) DMA Channel 5 Interrupt CPU Select */
 519 #define TAL_DMACPUSEL0_CH5_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH5_Pos)
 520 #define TAL_DMACPUSEL0_CH5(value)   (TAL_DMACPUSEL0_CH5_Msk & ((value) << TAL_DMACPUSEL0_CH5_Pos))
 521 #define TAL_DMACPUSEL0_CH6_Pos      12           /**< \brief (TAL_DMACPUSEL0) DMA Channel 6 Interrupt CPU Select */
 522 #define TAL_DMACPUSEL0_CH6_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH6_Pos)
 523 #define TAL_DMACPUSEL0_CH6(value)   (TAL_DMACPUSEL0_CH6_Msk & ((value) << TAL_DMACPUSEL0_CH6_Pos))
 524 #define TAL_DMACPUSEL0_CH7_Pos      14           /**< \brief (TAL_DMACPUSEL0) DMA Channel 7 Interrupt CPU Select */
 525 #define TAL_DMACPUSEL0_CH7_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH7_Pos)
 526 #define TAL_DMACPUSEL0_CH7(value)   (TAL_DMACPUSEL0_CH7_Msk & ((value) << TAL_DMACPUSEL0_CH7_Pos))
 527 #define TAL_DMACPUSEL0_CH8_Pos      16           /**< \brief (TAL_DMACPUSEL0) DMA Channel 8 Interrupt CPU Select */
 528 #define TAL_DMACPUSEL0_CH8_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH8_Pos)
 529 #define TAL_DMACPUSEL0_CH8(value)   (TAL_DMACPUSEL0_CH8_Msk & ((value) << TAL_DMACPUSEL0_CH8_Pos))
 530 #define TAL_DMACPUSEL0_CH9_Pos      18           /**< \brief (TAL_DMACPUSEL0) DMA Channel 9 Interrupt CPU Select */
 531 #define TAL_DMACPUSEL0_CH9_Msk      (_U_(0x1) << TAL_DMACPUSEL0_CH9_Pos)
 532 #define TAL_DMACPUSEL0_CH9(value)   (TAL_DMACPUSEL0_CH9_Msk & ((value) << TAL_DMACPUSEL0_CH9_Pos))
 533 #define TAL_DMACPUSEL0_CH10_Pos     20           /**< \brief (TAL_DMACPUSEL0) DMA Channel 10 Interrupt CPU Select */
 534 #define TAL_DMACPUSEL0_CH10_Msk     (_U_(0x1) << TAL_DMACPUSEL0_CH10_Pos)
 535 #define TAL_DMACPUSEL0_CH10(value)  (TAL_DMACPUSEL0_CH10_Msk & ((value) << TAL_DMACPUSEL0_CH10_Pos))
 536 #define TAL_DMACPUSEL0_CH11_Pos     22           /**< \brief (TAL_DMACPUSEL0) DMA Channel 11 Interrupt CPU Select */
 537 #define TAL_DMACPUSEL0_CH11_Msk     (_U_(0x1) << TAL_DMACPUSEL0_CH11_Pos)
 538 #define TAL_DMACPUSEL0_CH11(value)  (TAL_DMACPUSEL0_CH11_Msk & ((value) << TAL_DMACPUSEL0_CH11_Pos))
 539 #define TAL_DMACPUSEL0_CH12_Pos     24           /**< \brief (TAL_DMACPUSEL0) DMA Channel 12 Interrupt CPU Select */
 540 #define TAL_DMACPUSEL0_CH12_Msk     (_U_(0x1) << TAL_DMACPUSEL0_CH12_Pos)
 541 #define TAL_DMACPUSEL0_CH12(value)  (TAL_DMACPUSEL0_CH12_Msk & ((value) << TAL_DMACPUSEL0_CH12_Pos))
 542 #define TAL_DMACPUSEL0_CH13_Pos     26           /**< \brief (TAL_DMACPUSEL0) DMA Channel 13 Interrupt CPU Select */
 543 #define TAL_DMACPUSEL0_CH13_Msk     (_U_(0x1) << TAL_DMACPUSEL0_CH13_Pos)
 544 #define TAL_DMACPUSEL0_CH13(value)  (TAL_DMACPUSEL0_CH13_Msk & ((value) << TAL_DMACPUSEL0_CH13_Pos))
 545 #define TAL_DMACPUSEL0_CH14_Pos     28           /**< \brief (TAL_DMACPUSEL0) DMA Channel 14 Interrupt CPU Select */
 546 #define TAL_DMACPUSEL0_CH14_Msk     (_U_(0x1) << TAL_DMACPUSEL0_CH14_Pos)
 547 #define TAL_DMACPUSEL0_CH14(value)  (TAL_DMACPUSEL0_CH14_Msk & ((value) << TAL_DMACPUSEL0_CH14_Pos))
 548 #define TAL_DMACPUSEL0_CH15_Pos     30           /**< \brief (TAL_DMACPUSEL0) DMA Channel 15 Interrupt CPU Select */
 549 #define TAL_DMACPUSEL0_CH15_Msk     (_U_(0x1) << TAL_DMACPUSEL0_CH15_Pos)
 550 #define TAL_DMACPUSEL0_CH15(value)  (TAL_DMACPUSEL0_CH15_Msk & ((value) << TAL_DMACPUSEL0_CH15_Pos))
 551 #define TAL_DMACPUSEL0_MASK         _U_(0x55555555) /**< \brief (TAL_DMACPUSEL0) MASK Register */
 552
 553 /* -------- TAL_DMACPUSEL1 : (TAL Offset: 0x114) (R/W 32) DMA Channel Interrupts CPU Select 1 -------- */
 554 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 555 typedef union {
 556   struct {
 557     uint32_t CH16:1;           /*!< bit:      0  DMA Channel 16 Interrupt CPU Select */
 558     uint32_t :1;               /*!< bit:      1  Reserved                           */
 559     uint32_t CH17:1;           /*!< bit:      2  DMA Channel 17 Interrupt CPU Select */
 560     uint32_t :1;               /*!< bit:      3  Reserved                           */
 561     uint32_t CH18:1;           /*!< bit:      4  DMA Channel 18 Interrupt CPU Select */
 562     uint32_t :1;               /*!< bit:      5  Reserved                           */
 563     uint32_t CH19:1;           /*!< bit:      6  DMA Channel 19 Interrupt CPU Select */
 564     uint32_t :1;               /*!< bit:      7  Reserved                           */
 565     uint32_t CH20:1;           /*!< bit:      8  DMA Channel 20 Interrupt CPU Select */
 566     uint32_t :1;               /*!< bit:      9  Reserved                           */
 567     uint32_t CH21:1;           /*!< bit:     10  DMA Channel 21 Interrupt CPU Select */
 568     uint32_t :1;               /*!< bit:     11  Reserved                           */
 569     uint32_t CH22:1;           /*!< bit:     12  DMA Channel 22 Interrupt CPU Select */
 570     uint32_t :1;               /*!< bit:     13  Reserved                           */
 571     uint32_t CH23:1;           /*!< bit:     14  DMA Channel 23 Interrupt CPU Select */
 572     uint32_t :1;               /*!< bit:     15  Reserved                           */
 573     uint32_t CH24:1;           /*!< bit:     16  DMA Channel 24 Interrupt CPU Select */
 574     uint32_t :1;               /*!< bit:     17  Reserved                           */
 575     uint32_t CH25:1;           /*!< bit:     18  DMA Channel 25 Interrupt CPU Select */
 576     uint32_t :1;               /*!< bit:     19  Reserved                           */
 577     uint32_t CH26:1;           /*!< bit:     20  DMA Channel 26 Interrupt CPU Select */
 578     uint32_t :1;               /*!< bit:     21  Reserved                           */
 579     uint32_t CH27:1;           /*!< bit:     22  DMA Channel 27 Interrupt CPU Select */
 580     uint32_t :1;               /*!< bit:     23  Reserved                           */
 581     uint32_t CH28:1;           /*!< bit:     24  DMA Channel 28 Interrupt CPU Select */
 582     uint32_t :1;               /*!< bit:     25  Reserved                           */
 583     uint32_t CH29:1;           /*!< bit:     26  DMA Channel 29 Interrupt CPU Select */
 584     uint32_t :1;               /*!< bit:     27  Reserved                           */
 585     uint32_t CH30:1;           /*!< bit:     28  DMA Channel 30 Interrupt CPU Select */
 586     uint32_t :1;               /*!< bit:     29  Reserved                           */
 587     uint32_t CH31:1;           /*!< bit:     30  DMA Channel 31 Interrupt CPU Select */
 588     uint32_t :1;               /*!< bit:     31  Reserved                           */
 589   } bit;                       /*!< Structure used for bit  access                  */
 590   uint32_t reg;                /*!< Type      used for register access              */
 591 } TAL_DMACPUSEL1_Type;
 592 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 593
 594 #define TAL_DMACPUSEL1_OFFSET       0x114        /**< \brief (TAL_DMACPUSEL1 offset) DMA Channel Interrupts CPU Select 1 */
 595 #define TAL_DMACPUSEL1_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_DMACPUSEL1 reset_value) DMA Channel Interrupts CPU Select 1 */
 596
 597 #define TAL_DMACPUSEL1_CH16_Pos     0            /**< \brief (TAL_DMACPUSEL1) DMA Channel 16 Interrupt CPU Select */
 598 #define TAL_DMACPUSEL1_CH16_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH16_Pos)
 599 #define TAL_DMACPUSEL1_CH16(value)  (TAL_DMACPUSEL1_CH16_Msk & ((value) << TAL_DMACPUSEL1_CH16_Pos))
 600 #define TAL_DMACPUSEL1_CH17_Pos     2            /**< \brief (TAL_DMACPUSEL1) DMA Channel 17 Interrupt CPU Select */
 601 #define TAL_DMACPUSEL1_CH17_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH17_Pos)
 602 #define TAL_DMACPUSEL1_CH17(value)  (TAL_DMACPUSEL1_CH17_Msk & ((value) << TAL_DMACPUSEL1_CH17_Pos))
 603 #define TAL_DMACPUSEL1_CH18_Pos     4            /**< \brief (TAL_DMACPUSEL1) DMA Channel 18 Interrupt CPU Select */
 604 #define TAL_DMACPUSEL1_CH18_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH18_Pos)
 605 #define TAL_DMACPUSEL1_CH18(value)  (TAL_DMACPUSEL1_CH18_Msk & ((value) << TAL_DMACPUSEL1_CH18_Pos))
 606 #define TAL_DMACPUSEL1_CH19_Pos     6            /**< \brief (TAL_DMACPUSEL1) DMA Channel 19 Interrupt CPU Select */
 607 #define TAL_DMACPUSEL1_CH19_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH19_Pos)
 608 #define TAL_DMACPUSEL1_CH19(value)  (TAL_DMACPUSEL1_CH19_Msk & ((value) << TAL_DMACPUSEL1_CH19_Pos))
 609 #define TAL_DMACPUSEL1_CH20_Pos     8            /**< \brief (TAL_DMACPUSEL1) DMA Channel 20 Interrupt CPU Select */
 610 #define TAL_DMACPUSEL1_CH20_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH20_Pos)
 611 #define TAL_DMACPUSEL1_CH20(value)  (TAL_DMACPUSEL1_CH20_Msk & ((value) << TAL_DMACPUSEL1_CH20_Pos))
 612 #define TAL_DMACPUSEL1_CH21_Pos     10           /**< \brief (TAL_DMACPUSEL1) DMA Channel 21 Interrupt CPU Select */
 613 #define TAL_DMACPUSEL1_CH21_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH21_Pos)
 614 #define TAL_DMACPUSEL1_CH21(value)  (TAL_DMACPUSEL1_CH21_Msk & ((value) << TAL_DMACPUSEL1_CH21_Pos))
 615 #define TAL_DMACPUSEL1_CH22_Pos     12           /**< \brief (TAL_DMACPUSEL1) DMA Channel 22 Interrupt CPU Select */
 616 #define TAL_DMACPUSEL1_CH22_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH22_Pos)
 617 #define TAL_DMACPUSEL1_CH22(value)  (TAL_DMACPUSEL1_CH22_Msk & ((value) << TAL_DMACPUSEL1_CH22_Pos))
 618 #define TAL_DMACPUSEL1_CH23_Pos     14           /**< \brief (TAL_DMACPUSEL1) DMA Channel 23 Interrupt CPU Select */
 619 #define TAL_DMACPUSEL1_CH23_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH23_Pos)
 620 #define TAL_DMACPUSEL1_CH23(value)  (TAL_DMACPUSEL1_CH23_Msk & ((value) << TAL_DMACPUSEL1_CH23_Pos))
 621 #define TAL_DMACPUSEL1_CH24_Pos     16           /**< \brief (TAL_DMACPUSEL1) DMA Channel 24 Interrupt CPU Select */
 622 #define TAL_DMACPUSEL1_CH24_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH24_Pos)
 623 #define TAL_DMACPUSEL1_CH24(value)  (TAL_DMACPUSEL1_CH24_Msk & ((value) << TAL_DMACPUSEL1_CH24_Pos))
 624 #define TAL_DMACPUSEL1_CH25_Pos     18           /**< \brief (TAL_DMACPUSEL1) DMA Channel 25 Interrupt CPU Select */
 625 #define TAL_DMACPUSEL1_CH25_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH25_Pos)
 626 #define TAL_DMACPUSEL1_CH25(value)  (TAL_DMACPUSEL1_CH25_Msk & ((value) << TAL_DMACPUSEL1_CH25_Pos))
 627 #define TAL_DMACPUSEL1_CH26_Pos     20           /**< \brief (TAL_DMACPUSEL1) DMA Channel 26 Interrupt CPU Select */
 628 #define TAL_DMACPUSEL1_CH26_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH26_Pos)
 629 #define TAL_DMACPUSEL1_CH26(value)  (TAL_DMACPUSEL1_CH26_Msk & ((value) << TAL_DMACPUSEL1_CH26_Pos))
 630 #define TAL_DMACPUSEL1_CH27_Pos     22           /**< \brief (TAL_DMACPUSEL1) DMA Channel 27 Interrupt CPU Select */
 631 #define TAL_DMACPUSEL1_CH27_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH27_Pos)
 632 #define TAL_DMACPUSEL1_CH27(value)  (TAL_DMACPUSEL1_CH27_Msk & ((value) << TAL_DMACPUSEL1_CH27_Pos))
 633 #define TAL_DMACPUSEL1_CH28_Pos     24           /**< \brief (TAL_DMACPUSEL1) DMA Channel 28 Interrupt CPU Select */
 634 #define TAL_DMACPUSEL1_CH28_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH28_Pos)
 635 #define TAL_DMACPUSEL1_CH28(value)  (TAL_DMACPUSEL1_CH28_Msk & ((value) << TAL_DMACPUSEL1_CH28_Pos))
 636 #define TAL_DMACPUSEL1_CH29_Pos     26           /**< \brief (TAL_DMACPUSEL1) DMA Channel 29 Interrupt CPU Select */
 637 #define TAL_DMACPUSEL1_CH29_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH29_Pos)
 638 #define TAL_DMACPUSEL1_CH29(value)  (TAL_DMACPUSEL1_CH29_Msk & ((value) << TAL_DMACPUSEL1_CH29_Pos))
 639 #define TAL_DMACPUSEL1_CH30_Pos     28           /**< \brief (TAL_DMACPUSEL1) DMA Channel 30 Interrupt CPU Select */
 640 #define TAL_DMACPUSEL1_CH30_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH30_Pos)
 641 #define TAL_DMACPUSEL1_CH30(value)  (TAL_DMACPUSEL1_CH30_Msk & ((value) << TAL_DMACPUSEL1_CH30_Pos))
 642 #define TAL_DMACPUSEL1_CH31_Pos     30           /**< \brief (TAL_DMACPUSEL1) DMA Channel 31 Interrupt CPU Select */
 643 #define TAL_DMACPUSEL1_CH31_Msk     (_U_(0x1) << TAL_DMACPUSEL1_CH31_Pos)
 644 #define TAL_DMACPUSEL1_CH31(value)  (TAL_DMACPUSEL1_CH31_Msk & ((value) << TAL_DMACPUSEL1_CH31_Pos))
 645 #define TAL_DMACPUSEL1_MASK         _U_(0x55555555) /**< \brief (TAL_DMACPUSEL1) MASK Register */
 646
 647 /* -------- TAL_EVCPUSEL0 : (TAL Offset: 0x118) (R/W 32) EVSYS Channel Interrupts CPU Select 0 -------- */
 648 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 649 typedef union {
 650   struct {
 651     uint32_t CH0:1;            /*!< bit:      0  Event Channel 0 Interrupt CPU Select */
 652     uint32_t :1;               /*!< bit:      1  Reserved                           */
 653     uint32_t CH1:1;            /*!< bit:      2  Event Channel 1 Interrupt CPU Select */
 654     uint32_t :1;               /*!< bit:      3  Reserved                           */
 655     uint32_t CH2:1;            /*!< bit:      4  Event Channel 2 Interrupt CPU Select */
 656     uint32_t :1;               /*!< bit:      5  Reserved                           */
 657     uint32_t CH3:1;            /*!< bit:      6  Event Channel 3 Interrupt CPU Select */
 658     uint32_t :1;               /*!< bit:      7  Reserved                           */
 659     uint32_t CH4:1;            /*!< bit:      8  Event Channel 4 Interrupt CPU Select */
 660     uint32_t :1;               /*!< bit:      9  Reserved                           */
 661     uint32_t CH5:1;            /*!< bit:     10  Event Channel 5 Interrupt CPU Select */
 662     uint32_t :1;               /*!< bit:     11  Reserved                           */
 663     uint32_t CH6:1;            /*!< bit:     12  Event Channel 6 Interrupt CPU Select */
 664     uint32_t :1;               /*!< bit:     13  Reserved                           */
 665     uint32_t CH7:1;            /*!< bit:     14  Event Channel 7 Interrupt CPU Select */
 666     uint32_t :1;               /*!< bit:     15  Reserved                           */
 667     uint32_t CH8:1;            /*!< bit:     16  Event Channel 8 Interrupt CPU Select */
 668     uint32_t :1;               /*!< bit:     17  Reserved                           */
 669     uint32_t CH9:1;            /*!< bit:     18  Event Channel 9 Interrupt CPU Select */
 670     uint32_t :1;               /*!< bit:     19  Reserved                           */
 671     uint32_t CH10:1;           /*!< bit:     20  Event Channel 10 Interrupt CPU Select */
 672     uint32_t :1;               /*!< bit:     21  Reserved                           */
 673     uint32_t CH11:1;           /*!< bit:     22  Event Channel 11 Interrupt CPU Select */
 674     uint32_t :9;               /*!< bit: 23..31  Reserved                           */
 675   } bit;                       /*!< Structure used for bit  access                  */
 676   uint32_t reg;                /*!< Type      used for register access              */
 677 } TAL_EVCPUSEL0_Type;
 678 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 679
 680 #define TAL_EVCPUSEL0_OFFSET        0x118        /**< \brief (TAL_EVCPUSEL0 offset) EVSYS Channel Interrupts CPU Select 0 */
 681 #define TAL_EVCPUSEL0_RESETVALUE    _U_(0x00000000) /**< \brief (TAL_EVCPUSEL0 reset_value) EVSYS Channel Interrupts CPU Select 0 */
 682
 683 #define TAL_EVCPUSEL0_CH0_Pos       0            /**< \brief (TAL_EVCPUSEL0) Event Channel 0 Interrupt CPU Select */
 684 #define TAL_EVCPUSEL0_CH0_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH0_Pos)
 685 #define TAL_EVCPUSEL0_CH0(value)    (TAL_EVCPUSEL0_CH0_Msk & ((value) << TAL_EVCPUSEL0_CH0_Pos))
 686 #define TAL_EVCPUSEL0_CH1_Pos       2            /**< \brief (TAL_EVCPUSEL0) Event Channel 1 Interrupt CPU Select */
 687 #define TAL_EVCPUSEL0_CH1_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH1_Pos)
 688 #define TAL_EVCPUSEL0_CH1(value)    (TAL_EVCPUSEL0_CH1_Msk & ((value) << TAL_EVCPUSEL0_CH1_Pos))
 689 #define TAL_EVCPUSEL0_CH2_Pos       4            /**< \brief (TAL_EVCPUSEL0) Event Channel 2 Interrupt CPU Select */
 690 #define TAL_EVCPUSEL0_CH2_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH2_Pos)
 691 #define TAL_EVCPUSEL0_CH2(value)    (TAL_EVCPUSEL0_CH2_Msk & ((value) << TAL_EVCPUSEL0_CH2_Pos))
 692 #define TAL_EVCPUSEL0_CH3_Pos       6            /**< \brief (TAL_EVCPUSEL0) Event Channel 3 Interrupt CPU Select */
 693 #define TAL_EVCPUSEL0_CH3_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH3_Pos)
 694 #define TAL_EVCPUSEL0_CH3(value)    (TAL_EVCPUSEL0_CH3_Msk & ((value) << TAL_EVCPUSEL0_CH3_Pos))
 695 #define TAL_EVCPUSEL0_CH4_Pos       8            /**< \brief (TAL_EVCPUSEL0) Event Channel 4 Interrupt CPU Select */
 696 #define TAL_EVCPUSEL0_CH4_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH4_Pos)
 697 #define TAL_EVCPUSEL0_CH4(value)    (TAL_EVCPUSEL0_CH4_Msk & ((value) << TAL_EVCPUSEL0_CH4_Pos))
 698 #define TAL_EVCPUSEL0_CH5_Pos       10           /**< \brief (TAL_EVCPUSEL0) Event Channel 5 Interrupt CPU Select */
 699 #define TAL_EVCPUSEL0_CH5_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH5_Pos)
 700 #define TAL_EVCPUSEL0_CH5(value)    (TAL_EVCPUSEL0_CH5_Msk & ((value) << TAL_EVCPUSEL0_CH5_Pos))
 701 #define TAL_EVCPUSEL0_CH6_Pos       12           /**< \brief (TAL_EVCPUSEL0) Event Channel 6 Interrupt CPU Select */
 702 #define TAL_EVCPUSEL0_CH6_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH6_Pos)
 703 #define TAL_EVCPUSEL0_CH6(value)    (TAL_EVCPUSEL0_CH6_Msk & ((value) << TAL_EVCPUSEL0_CH6_Pos))
 704 #define TAL_EVCPUSEL0_CH7_Pos       14           /**< \brief (TAL_EVCPUSEL0) Event Channel 7 Interrupt CPU Select */
 705 #define TAL_EVCPUSEL0_CH7_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH7_Pos)
 706 #define TAL_EVCPUSEL0_CH7(value)    (TAL_EVCPUSEL0_CH7_Msk & ((value) << TAL_EVCPUSEL0_CH7_Pos))
 707 #define TAL_EVCPUSEL0_CH8_Pos       16           /**< \brief (TAL_EVCPUSEL0) Event Channel 8 Interrupt CPU Select */
 708 #define TAL_EVCPUSEL0_CH8_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH8_Pos)
 709 #define TAL_EVCPUSEL0_CH8(value)    (TAL_EVCPUSEL0_CH8_Msk & ((value) << TAL_EVCPUSEL0_CH8_Pos))
 710 #define TAL_EVCPUSEL0_CH9_Pos       18           /**< \brief (TAL_EVCPUSEL0) Event Channel 9 Interrupt CPU Select */
 711 #define TAL_EVCPUSEL0_CH9_Msk       (_U_(0x1) << TAL_EVCPUSEL0_CH9_Pos)
 712 #define TAL_EVCPUSEL0_CH9(value)    (TAL_EVCPUSEL0_CH9_Msk & ((value) << TAL_EVCPUSEL0_CH9_Pos))
 713 #define TAL_EVCPUSEL0_CH10_Pos      20           /**< \brief (TAL_EVCPUSEL0) Event Channel 10 Interrupt CPU Select */
 714 #define TAL_EVCPUSEL0_CH10_Msk      (_U_(0x1) << TAL_EVCPUSEL0_CH10_Pos)
 715 #define TAL_EVCPUSEL0_CH10(value)   (TAL_EVCPUSEL0_CH10_Msk & ((value) << TAL_EVCPUSEL0_CH10_Pos))
 716 #define TAL_EVCPUSEL0_CH11_Pos      22           /**< \brief (TAL_EVCPUSEL0) Event Channel 11 Interrupt CPU Select */
 717 #define TAL_EVCPUSEL0_CH11_Msk      (_U_(0x1) << TAL_EVCPUSEL0_CH11_Pos)
 718 #define TAL_EVCPUSEL0_CH11(value)   (TAL_EVCPUSEL0_CH11_Msk & ((value) << TAL_EVCPUSEL0_CH11_Pos))
 719 #define TAL_EVCPUSEL0_MASK          _U_(0x00555555) /**< \brief (TAL_EVCPUSEL0) MASK Register */
 720
 721 /* -------- TAL_EICCPUSEL0 : (TAL Offset: 0x120) (R/W 32) EIC External Interrupts CPU Select 0 -------- */
 722 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 723 typedef union {
 724   struct {
 725     uint32_t EXTINT0:1;        /*!< bit:      0  External Interrupt 0 CPU Select    */
 726     uint32_t :1;               /*!< bit:      1  Reserved                           */
 727     uint32_t EXTINT1:1;        /*!< bit:      2  External Interrupt 1 CPU Select    */
 728     uint32_t :1;               /*!< bit:      3  Reserved                           */
 729     uint32_t EXTINT2:1;        /*!< bit:      4  External Interrupt 2 CPU Select    */
 730     uint32_t :1;               /*!< bit:      5  Reserved                           */
 731     uint32_t EXTINT3:1;        /*!< bit:      6  External Interrupt 3 CPU Select    */
 732     uint32_t :1;               /*!< bit:      7  Reserved                           */
 733     uint32_t EXTINT4:1;        /*!< bit:      8  External Interrupt 4 CPU Select    */
 734     uint32_t :1;               /*!< bit:      9  Reserved                           */
 735     uint32_t EXTINT5:1;        /*!< bit:     10  External Interrupt 5 CPU Select    */
 736     uint32_t :1;               /*!< bit:     11  Reserved                           */
 737     uint32_t EXTINT6:1;        /*!< bit:     12  External Interrupt 6 CPU Select    */
 738     uint32_t :1;               /*!< bit:     13  Reserved                           */
 739     uint32_t EXTINT7:1;        /*!< bit:     14  External Interrupt 7 CPU Select    */
 740     uint32_t :1;               /*!< bit:     15  Reserved                           */
 741     uint32_t EXTINT8:1;        /*!< bit:     16  External Interrupt 8 CPU Select    */
 742     uint32_t :1;               /*!< bit:     17  Reserved                           */
 743     uint32_t EXTINT9:1;        /*!< bit:     18  External Interrupt 9 CPU Select    */
 744     uint32_t :1;               /*!< bit:     19  Reserved                           */
 745     uint32_t EXTINT10:1;       /*!< bit:     20  External Interrupt 10 CPU Select   */
 746     uint32_t :1;               /*!< bit:     21  Reserved                           */
 747     uint32_t EXTINT11:1;       /*!< bit:     22  External Interrupt 11 CPU Select   */
 748     uint32_t :1;               /*!< bit:     23  Reserved                           */
 749     uint32_t EXTINT12:1;       /*!< bit:     24  External Interrupt 12 CPU Select   */
 750     uint32_t :1;               /*!< bit:     25  Reserved                           */
 751     uint32_t EXTINT13:1;       /*!< bit:     26  External Interrupt 13 CPU Select   */
 752     uint32_t :1;               /*!< bit:     27  Reserved                           */
 753     uint32_t EXTINT14:1;       /*!< bit:     28  External Interrupt 14 CPU Select   */
 754     uint32_t :1;               /*!< bit:     29  Reserved                           */
 755     uint32_t EXTINT15:1;       /*!< bit:     30  External Interrupt 15 CPU Select   */
 756     uint32_t :1;               /*!< bit:     31  Reserved                           */
 757   } bit;                       /*!< Structure used for bit  access                  */
 758   uint32_t reg;                /*!< Type      used for register access              */
 759 } TAL_EICCPUSEL0_Type;
 760 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 761
 762 #define TAL_EICCPUSEL0_OFFSET       0x120        /**< \brief (TAL_EICCPUSEL0 offset) EIC External Interrupts CPU Select 0 */
 763 #define TAL_EICCPUSEL0_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_EICCPUSEL0 reset_value) EIC External Interrupts CPU Select 0 */
 764
 765 #define TAL_EICCPUSEL0_EXTINT0_Pos  0            /**< \brief (TAL_EICCPUSEL0) External Interrupt 0 CPU Select */
 766 #define TAL_EICCPUSEL0_EXTINT0_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT0_Pos)
 767 #define TAL_EICCPUSEL0_EXTINT0(value) (TAL_EICCPUSEL0_EXTINT0_Msk & ((value) << TAL_EICCPUSEL0_EXTINT0_Pos))
 768 #define TAL_EICCPUSEL0_EXTINT1_Pos  2            /**< \brief (TAL_EICCPUSEL0) External Interrupt 1 CPU Select */
 769 #define TAL_EICCPUSEL0_EXTINT1_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT1_Pos)
 770 #define TAL_EICCPUSEL0_EXTINT1(value) (TAL_EICCPUSEL0_EXTINT1_Msk & ((value) << TAL_EICCPUSEL0_EXTINT1_Pos))
 771 #define TAL_EICCPUSEL0_EXTINT2_Pos  4            /**< \brief (TAL_EICCPUSEL0) External Interrupt 2 CPU Select */
 772 #define TAL_EICCPUSEL0_EXTINT2_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT2_Pos)
 773 #define TAL_EICCPUSEL0_EXTINT2(value) (TAL_EICCPUSEL0_EXTINT2_Msk & ((value) << TAL_EICCPUSEL0_EXTINT2_Pos))
 774 #define TAL_EICCPUSEL0_EXTINT3_Pos  6            /**< \brief (TAL_EICCPUSEL0) External Interrupt 3 CPU Select */
 775 #define TAL_EICCPUSEL0_EXTINT3_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT3_Pos)
 776 #define TAL_EICCPUSEL0_EXTINT3(value) (TAL_EICCPUSEL0_EXTINT3_Msk & ((value) << TAL_EICCPUSEL0_EXTINT3_Pos))
 777 #define TAL_EICCPUSEL0_EXTINT4_Pos  8            /**< \brief (TAL_EICCPUSEL0) External Interrupt 4 CPU Select */
 778 #define TAL_EICCPUSEL0_EXTINT4_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT4_Pos)
 779 #define TAL_EICCPUSEL0_EXTINT4(value) (TAL_EICCPUSEL0_EXTINT4_Msk & ((value) << TAL_EICCPUSEL0_EXTINT4_Pos))
 780 #define TAL_EICCPUSEL0_EXTINT5_Pos  10           /**< \brief (TAL_EICCPUSEL0) External Interrupt 5 CPU Select */
 781 #define TAL_EICCPUSEL0_EXTINT5_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT5_Pos)
 782 #define TAL_EICCPUSEL0_EXTINT5(value) (TAL_EICCPUSEL0_EXTINT5_Msk & ((value) << TAL_EICCPUSEL0_EXTINT5_Pos))
 783 #define TAL_EICCPUSEL0_EXTINT6_Pos  12           /**< \brief (TAL_EICCPUSEL0) External Interrupt 6 CPU Select */
 784 #define TAL_EICCPUSEL0_EXTINT6_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT6_Pos)
 785 #define TAL_EICCPUSEL0_EXTINT6(value) (TAL_EICCPUSEL0_EXTINT6_Msk & ((value) << TAL_EICCPUSEL0_EXTINT6_Pos))
 786 #define TAL_EICCPUSEL0_EXTINT7_Pos  14           /**< \brief (TAL_EICCPUSEL0) External Interrupt 7 CPU Select */
 787 #define TAL_EICCPUSEL0_EXTINT7_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT7_Pos)
 788 #define TAL_EICCPUSEL0_EXTINT7(value) (TAL_EICCPUSEL0_EXTINT7_Msk & ((value) << TAL_EICCPUSEL0_EXTINT7_Pos))
 789 #define TAL_EICCPUSEL0_EXTINT8_Pos  16           /**< \brief (TAL_EICCPUSEL0) External Interrupt 8 CPU Select */
 790 #define TAL_EICCPUSEL0_EXTINT8_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT8_Pos)
 791 #define TAL_EICCPUSEL0_EXTINT8(value) (TAL_EICCPUSEL0_EXTINT8_Msk & ((value) << TAL_EICCPUSEL0_EXTINT8_Pos))
 792 #define TAL_EICCPUSEL0_EXTINT9_Pos  18           /**< \brief (TAL_EICCPUSEL0) External Interrupt 9 CPU Select */
 793 #define TAL_EICCPUSEL0_EXTINT9_Msk  (_U_(0x1) << TAL_EICCPUSEL0_EXTINT9_Pos)
 794 #define TAL_EICCPUSEL0_EXTINT9(value) (TAL_EICCPUSEL0_EXTINT9_Msk & ((value) << TAL_EICCPUSEL0_EXTINT9_Pos))
 795 #define TAL_EICCPUSEL0_EXTINT10_Pos 20           /**< \brief (TAL_EICCPUSEL0) External Interrupt 10 CPU Select */
 796 #define TAL_EICCPUSEL0_EXTINT10_Msk (_U_(0x1) << TAL_EICCPUSEL0_EXTINT10_Pos)
 797 #define TAL_EICCPUSEL0_EXTINT10(value) (TAL_EICCPUSEL0_EXTINT10_Msk & ((value) << TAL_EICCPUSEL0_EXTINT10_Pos))
 798 #define TAL_EICCPUSEL0_EXTINT11_Pos 22           /**< \brief (TAL_EICCPUSEL0) External Interrupt 11 CPU Select */
 799 #define TAL_EICCPUSEL0_EXTINT11_Msk (_U_(0x1) << TAL_EICCPUSEL0_EXTINT11_Pos)
 800 #define TAL_EICCPUSEL0_EXTINT11(value) (TAL_EICCPUSEL0_EXTINT11_Msk & ((value) << TAL_EICCPUSEL0_EXTINT11_Pos))
 801 #define TAL_EICCPUSEL0_EXTINT12_Pos 24           /**< \brief (TAL_EICCPUSEL0) External Interrupt 12 CPU Select */
 802 #define TAL_EICCPUSEL0_EXTINT12_Msk (_U_(0x1) << TAL_EICCPUSEL0_EXTINT12_Pos)
 803 #define TAL_EICCPUSEL0_EXTINT12(value) (TAL_EICCPUSEL0_EXTINT12_Msk & ((value) << TAL_EICCPUSEL0_EXTINT12_Pos))
 804 #define TAL_EICCPUSEL0_EXTINT13_Pos 26           /**< \brief (TAL_EICCPUSEL0) External Interrupt 13 CPU Select */
 805 #define TAL_EICCPUSEL0_EXTINT13_Msk (_U_(0x1) << TAL_EICCPUSEL0_EXTINT13_Pos)
 806 #define TAL_EICCPUSEL0_EXTINT13(value) (TAL_EICCPUSEL0_EXTINT13_Msk & ((value) << TAL_EICCPUSEL0_EXTINT13_Pos))
 807 #define TAL_EICCPUSEL0_EXTINT14_Pos 28           /**< \brief (TAL_EICCPUSEL0) External Interrupt 14 CPU Select */
 808 #define TAL_EICCPUSEL0_EXTINT14_Msk (_U_(0x1) << TAL_EICCPUSEL0_EXTINT14_Pos)
 809 #define TAL_EICCPUSEL0_EXTINT14(value) (TAL_EICCPUSEL0_EXTINT14_Msk & ((value) << TAL_EICCPUSEL0_EXTINT14_Pos))
 810 #define TAL_EICCPUSEL0_EXTINT15_Pos 30           /**< \brief (TAL_EICCPUSEL0) External Interrupt 15 CPU Select */
 811 #define TAL_EICCPUSEL0_EXTINT15_Msk (_U_(0x1) << TAL_EICCPUSEL0_EXTINT15_Pos)
 812 #define TAL_EICCPUSEL0_EXTINT15(value) (TAL_EICCPUSEL0_EXTINT15_Msk & ((value) << TAL_EICCPUSEL0_EXTINT15_Pos))
 813 #define TAL_EICCPUSEL0_MASK         _U_(0x55555555) /**< \brief (TAL_EICCPUSEL0) MASK Register */
 814
 815 /* -------- TAL_INTCPUSEL0 : (TAL Offset: 0x128) (R/W 32) Interrupts CPU Select 0 -------- */
 816 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 817 typedef union {
 818   struct {
 819     uint32_t PAC:1;            /*!< bit:      0  PAC Interrupt CPU Select           */
 820     uint32_t :1;               /*!< bit:      1  Reserved                           */
 821     uint32_t PM:1;             /*!< bit:      2  PM Interrupt CPU Select            */
 822     uint32_t :1;               /*!< bit:      3  Reserved                           */
 823     uint32_t MCLK:1;           /*!< bit:      4  MCLK Interrupt CPU Select          */
 824     uint32_t :3;               /*!< bit:  5.. 7  Reserved                           */
 825     uint32_t OSCCTRL:1;        /*!< bit:      8  OSCCTRL Interrupt CPU Select       */
 826     uint32_t :1;               /*!< bit:      9  Reserved                           */
 827     uint32_t OSC32KCTRL:1;     /*!< bit:     10  OSC32KCTRL Interrupt CPU Select    */
 828     uint32_t :1;               /*!< bit:     11  Reserved                           */
 829     uint32_t SUPC:1;           /*!< bit:     12  SUPC Interrupt CPU Select          */
 830     uint32_t :3;               /*!< bit: 13..15  Reserved                           */
 831     uint32_t WDT:1;            /*!< bit:     16  WDT Interrupt CPU Select           */
 832     uint32_t :1;               /*!< bit:     17  Reserved                           */
 833     uint32_t RTC:1;            /*!< bit:     18  RTC Interrupt CPU Select           */
 834     uint32_t :1;               /*!< bit:     19  Reserved                           */
 835     uint32_t EIC:1;            /*!< bit:     20  EIC Interrupt CPU Select           */
 836     uint32_t :1;               /*!< bit:     21  Reserved                           */
 837     uint32_t FREQM:1;          /*!< bit:     22  FREQM Interrupt CPU Select         */
 838     uint32_t :1;               /*!< bit:     23  Reserved                           */
 839     uint32_t SERCOM0:1;        /*!< bit:     24  SERCOM0 Interrupt CPU Select       */
 840     uint32_t :1;               /*!< bit:     25  Reserved                           */
 841     uint32_t SERCOM1:1;        /*!< bit:     26  SERCOM1 Interrupt CPU Select       */
 842     uint32_t :1;               /*!< bit:     27  Reserved                           */
 843     uint32_t TC0:1;            /*!< bit:     28  TC0 Interrupt CPU Select           */
 844     uint32_t :1;               /*!< bit:     29  Reserved                           */
 845     uint32_t TC1:1;            /*!< bit:     30  TC1 Interrupt CPU Select           */
 846     uint32_t :1;               /*!< bit:     31  Reserved                           */
 847   } bit;                       /*!< Structure used for bit  access                  */
 848   uint32_t reg;                /*!< Type      used for register access              */
 849 } TAL_INTCPUSEL0_Type;
 850 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 851
 852 #define TAL_INTCPUSEL0_OFFSET       0x128        /**< \brief (TAL_INTCPUSEL0 offset) Interrupts CPU Select 0 */
 853 #define TAL_INTCPUSEL0_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL0 reset_value) Interrupts CPU Select 0 */
 854
 855 #define TAL_INTCPUSEL0_PAC_Pos      0            /**< \brief (TAL_INTCPUSEL0) PAC Interrupt CPU Select */
 856 #define TAL_INTCPUSEL0_PAC_Msk      (_U_(0x1) << TAL_INTCPUSEL0_PAC_Pos)
 857 #define TAL_INTCPUSEL0_PAC(value)   (TAL_INTCPUSEL0_PAC_Msk & ((value) << TAL_INTCPUSEL0_PAC_Pos))
 858 #define TAL_INTCPUSEL0_PM_Pos       2            /**< \brief (TAL_INTCPUSEL0) PM Interrupt CPU Select */
 859 #define TAL_INTCPUSEL0_PM_Msk       (_U_(0x1) << TAL_INTCPUSEL0_PM_Pos)
 860 #define TAL_INTCPUSEL0_PM(value)    (TAL_INTCPUSEL0_PM_Msk & ((value) << TAL_INTCPUSEL0_PM_Pos))
 861 #define TAL_INTCPUSEL0_MCLK_Pos     4            /**< \brief (TAL_INTCPUSEL0) MCLK Interrupt CPU Select */
 862 #define TAL_INTCPUSEL0_MCLK_Msk     (_U_(0x1) << TAL_INTCPUSEL0_MCLK_Pos)
 863 #define TAL_INTCPUSEL0_MCLK(value)  (TAL_INTCPUSEL0_MCLK_Msk & ((value) << TAL_INTCPUSEL0_MCLK_Pos))
 864 #define TAL_INTCPUSEL0_OSCCTRL_Pos  8            /**< \brief (TAL_INTCPUSEL0) OSCCTRL Interrupt CPU Select */
 865 #define TAL_INTCPUSEL0_OSCCTRL_Msk  (_U_(0x1) << TAL_INTCPUSEL0_OSCCTRL_Pos)
 866 #define TAL_INTCPUSEL0_OSCCTRL(value) (TAL_INTCPUSEL0_OSCCTRL_Msk & ((value) << TAL_INTCPUSEL0_OSCCTRL_Pos))
 867 #define TAL_INTCPUSEL0_OSC32KCTRL_Pos 10           /**< \brief (TAL_INTCPUSEL0) OSC32KCTRL Interrupt CPU Select */
 868 #define TAL_INTCPUSEL0_OSC32KCTRL_Msk (_U_(0x1) << TAL_INTCPUSEL0_OSC32KCTRL_Pos)
 869 #define TAL_INTCPUSEL0_OSC32KCTRL(value) (TAL_INTCPUSEL0_OSC32KCTRL_Msk & ((value) << TAL_INTCPUSEL0_OSC32KCTRL_Pos))
 870 #define TAL_INTCPUSEL0_SUPC_Pos     12           /**< \brief (TAL_INTCPUSEL0) SUPC Interrupt CPU Select */
 871 #define TAL_INTCPUSEL0_SUPC_Msk     (_U_(0x1) << TAL_INTCPUSEL0_SUPC_Pos)
 872 #define TAL_INTCPUSEL0_SUPC(value)  (TAL_INTCPUSEL0_SUPC_Msk & ((value) << TAL_INTCPUSEL0_SUPC_Pos))
 873 #define TAL_INTCPUSEL0_WDT_Pos      16           /**< \brief (TAL_INTCPUSEL0) WDT Interrupt CPU Select */
 874 #define TAL_INTCPUSEL0_WDT_Msk      (_U_(0x1) << TAL_INTCPUSEL0_WDT_Pos)
 875 #define TAL_INTCPUSEL0_WDT(value)   (TAL_INTCPUSEL0_WDT_Msk & ((value) << TAL_INTCPUSEL0_WDT_Pos))
 876 #define TAL_INTCPUSEL0_RTC_Pos      18           /**< \brief (TAL_INTCPUSEL0) RTC Interrupt CPU Select */
 877 #define TAL_INTCPUSEL0_RTC_Msk      (_U_(0x1) << TAL_INTCPUSEL0_RTC_Pos)
 878 #define TAL_INTCPUSEL0_RTC(value)   (TAL_INTCPUSEL0_RTC_Msk & ((value) << TAL_INTCPUSEL0_RTC_Pos))
 879 #define TAL_INTCPUSEL0_EIC_Pos      20           /**< \brief (TAL_INTCPUSEL0) EIC Interrupt CPU Select */
 880 #define TAL_INTCPUSEL0_EIC_Msk      (_U_(0x1) << TAL_INTCPUSEL0_EIC_Pos)
 881 #define TAL_INTCPUSEL0_EIC(value)   (TAL_INTCPUSEL0_EIC_Msk & ((value) << TAL_INTCPUSEL0_EIC_Pos))
 882 #define TAL_INTCPUSEL0_FREQM_Pos    22           /**< \brief (TAL_INTCPUSEL0) FREQM Interrupt CPU Select */
 883 #define TAL_INTCPUSEL0_FREQM_Msk    (_U_(0x1) << TAL_INTCPUSEL0_FREQM_Pos)
 884 #define TAL_INTCPUSEL0_FREQM(value) (TAL_INTCPUSEL0_FREQM_Msk & ((value) << TAL_INTCPUSEL0_FREQM_Pos))
 885 #define TAL_INTCPUSEL0_SERCOM0_Pos  24           /**< \brief (TAL_INTCPUSEL0) SERCOM0 Interrupt CPU Select */
 886 #define TAL_INTCPUSEL0_SERCOM0_Msk  (_U_(0x1) << TAL_INTCPUSEL0_SERCOM0_Pos)
 887 #define TAL_INTCPUSEL0_SERCOM0(value) (TAL_INTCPUSEL0_SERCOM0_Msk & ((value) << TAL_INTCPUSEL0_SERCOM0_Pos))
 888 #define TAL_INTCPUSEL0_SERCOM1_Pos  26           /**< \brief (TAL_INTCPUSEL0) SERCOM1 Interrupt CPU Select */
 889 #define TAL_INTCPUSEL0_SERCOM1_Msk  (_U_(0x1) << TAL_INTCPUSEL0_SERCOM1_Pos)
 890 #define TAL_INTCPUSEL0_SERCOM1(value) (TAL_INTCPUSEL0_SERCOM1_Msk & ((value) << TAL_INTCPUSEL0_SERCOM1_Pos))
 891 #define TAL_INTCPUSEL0_TC0_Pos      28           /**< \brief (TAL_INTCPUSEL0) TC0 Interrupt CPU Select */
 892 #define TAL_INTCPUSEL0_TC0_Msk      (_U_(0x1) << TAL_INTCPUSEL0_TC0_Pos)
 893 #define TAL_INTCPUSEL0_TC0(value)   (TAL_INTCPUSEL0_TC0_Msk & ((value) << TAL_INTCPUSEL0_TC0_Pos))
 894 #define TAL_INTCPUSEL0_TC1_Pos      30           /**< \brief (TAL_INTCPUSEL0) TC1 Interrupt CPU Select */
 895 #define TAL_INTCPUSEL0_TC1_Msk      (_U_(0x1) << TAL_INTCPUSEL0_TC1_Pos)
 896 #define TAL_INTCPUSEL0_TC1(value)   (TAL_INTCPUSEL0_TC1_Msk & ((value) << TAL_INTCPUSEL0_TC1_Pos))
 897 #define TAL_INTCPUSEL0_MASK         _U_(0x55551515) /**< \brief (TAL_INTCPUSEL0) MASK Register */
 898
 899 /* -------- TAL_INTCPUSEL1 : (TAL Offset: 0x12C) (R/W 32) Interrupts CPU Select 1 -------- */
 900 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 901 typedef union {
 902   uint32_t reg;                /*!< Type      used for register access              */
 903 } TAL_INTCPUSEL1_Type;
 904 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 905
 906 #define TAL_INTCPUSEL1_OFFSET       0x12C        /**< \brief (TAL_INTCPUSEL1 offset) Interrupts CPU Select 1 */
 907 #define TAL_INTCPUSEL1_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL1 reset_value) Interrupts CPU Select 1 */
 908 #define TAL_INTCPUSEL1_MASK         _U_(0x00000000) /**< \brief (TAL_INTCPUSEL1) MASK Register */
 909
 910 /* -------- TAL_INTCPUSEL2 : (TAL Offset: 0x130) (R/W 32) Interrupts CPU Select 2 -------- */
 911 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 912 typedef union {
 913   struct {
 914     uint32_t USB:1;            /*!< bit:      0  USB Interrupt CPU Select           */
 915     uint32_t :3;               /*!< bit:  1.. 3  Reserved                           */
 916     uint32_t NVMCTRL:1;        /*!< bit:      4  NVMCTRL Interrupt CPU Select       */
 917     uint32_t :5;               /*!< bit:  5.. 9  Reserved                           */
 918     uint32_t DMAC:1;           /*!< bit:     10  DMAC Interrupt CPU Select          */
 919     uint32_t :3;               /*!< bit: 11..13  Reserved                           */
 920     uint32_t EVSYS:1;          /*!< bit:     14  EVSYS Interrupt CPU Select         */
 921     uint32_t :1;               /*!< bit:     15  Reserved                           */
 922     uint32_t PICOP:1;          /*!< bit:     16  PICOP Interrupt CPU Select         */
 923     uint32_t :1;               /*!< bit:     17  Reserved                           */
 924     uint32_t SERCOM2:1;        /*!< bit:     18  SERCOM2 Interrupt CPU Select       */
 925     uint32_t :1;               /*!< bit:     19  Reserved                           */
 926     uint32_t SERCOM3:1;        /*!< bit:     20  SERCOM3 Interrupt CPU Select       */
 927     uint32_t :1;               /*!< bit:     21  Reserved                           */
 928     uint32_t TCC0:1;           /*!< bit:     22  TCC0 Interrupt CPU Select          */
 929     uint32_t :1;               /*!< bit:     23  Reserved                           */
 930     uint32_t TCC1:1;           /*!< bit:     24  TCC1 Interrupt CPU Select          */
 931     uint32_t :1;               /*!< bit:     25  Reserved                           */
 932     uint32_t TC2:1;            /*!< bit:     26  TC2 Interrupt CPU Select           */
 933     uint32_t :1;               /*!< bit:     27  Reserved                           */
 934     uint32_t TC3:1;            /*!< bit:     28  TC3 Interrupt CPU Select           */
 935     uint32_t :1;               /*!< bit:     29  Reserved                           */
 936     uint32_t TAL:1;            /*!< bit:     30  TAL Interrupt CPU Select           */
 937     uint32_t :1;               /*!< bit:     31  Reserved                           */
 938   } bit;                       /*!< Structure used for bit  access                  */
 939   uint32_t reg;                /*!< Type      used for register access              */
 940 } TAL_INTCPUSEL2_Type;
 941 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 942
 943 #define TAL_INTCPUSEL2_OFFSET       0x130        /**< \brief (TAL_INTCPUSEL2 offset) Interrupts CPU Select 2 */
 944 #define TAL_INTCPUSEL2_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL2 reset_value) Interrupts CPU Select 2 */
 945
 946 #define TAL_INTCPUSEL2_USB_Pos      0            /**< \brief (TAL_INTCPUSEL2) USB Interrupt CPU Select */
 947 #define TAL_INTCPUSEL2_USB_Msk      (_U_(0x1) << TAL_INTCPUSEL2_USB_Pos)
 948 #define TAL_INTCPUSEL2_USB(value)   (TAL_INTCPUSEL2_USB_Msk & ((value) << TAL_INTCPUSEL2_USB_Pos))
 949 #define TAL_INTCPUSEL2_NVMCTRL_Pos  4            /**< \brief (TAL_INTCPUSEL2) NVMCTRL Interrupt CPU Select */
 950 #define TAL_INTCPUSEL2_NVMCTRL_Msk  (_U_(0x1) << TAL_INTCPUSEL2_NVMCTRL_Pos)
 951 #define TAL_INTCPUSEL2_NVMCTRL(value) (TAL_INTCPUSEL2_NVMCTRL_Msk & ((value) << TAL_INTCPUSEL2_NVMCTRL_Pos))
 952 #define TAL_INTCPUSEL2_DMAC_Pos     10           /**< \brief (TAL_INTCPUSEL2) DMAC Interrupt CPU Select */
 953 #define TAL_INTCPUSEL2_DMAC_Msk     (_U_(0x1) << TAL_INTCPUSEL2_DMAC_Pos)
 954 #define TAL_INTCPUSEL2_DMAC(value)  (TAL_INTCPUSEL2_DMAC_Msk & ((value) << TAL_INTCPUSEL2_DMAC_Pos))
 955 #define TAL_INTCPUSEL2_EVSYS_Pos    14           /**< \brief (TAL_INTCPUSEL2) EVSYS Interrupt CPU Select */
 956 #define TAL_INTCPUSEL2_EVSYS_Msk    (_U_(0x1) << TAL_INTCPUSEL2_EVSYS_Pos)
 957 #define TAL_INTCPUSEL2_EVSYS(value) (TAL_INTCPUSEL2_EVSYS_Msk & ((value) << TAL_INTCPUSEL2_EVSYS_Pos))
 958 #define TAL_INTCPUSEL2_PICOP_Pos    16           /**< \brief (TAL_INTCPUSEL2) PICOP Interrupt CPU Select */
 959 #define TAL_INTCPUSEL2_PICOP_Msk    (_U_(0x1) << TAL_INTCPUSEL2_PICOP_Pos)
 960 #define TAL_INTCPUSEL2_PICOP(value) (TAL_INTCPUSEL2_PICOP_Msk & ((value) << TAL_INTCPUSEL2_PICOP_Pos))
 961 #define TAL_INTCPUSEL2_SERCOM2_Pos  18           /**< \brief (TAL_INTCPUSEL2) SERCOM2 Interrupt CPU Select */
 962 #define TAL_INTCPUSEL2_SERCOM2_Msk  (_U_(0x1) << TAL_INTCPUSEL2_SERCOM2_Pos)
 963 #define TAL_INTCPUSEL2_SERCOM2(value) (TAL_INTCPUSEL2_SERCOM2_Msk & ((value) << TAL_INTCPUSEL2_SERCOM2_Pos))
 964 #define TAL_INTCPUSEL2_SERCOM3_Pos  20           /**< \brief (TAL_INTCPUSEL2) SERCOM3 Interrupt CPU Select */
 965 #define TAL_INTCPUSEL2_SERCOM3_Msk  (_U_(0x1) << TAL_INTCPUSEL2_SERCOM3_Pos)
 966 #define TAL_INTCPUSEL2_SERCOM3(value) (TAL_INTCPUSEL2_SERCOM3_Msk & ((value) << TAL_INTCPUSEL2_SERCOM3_Pos))
 967 #define TAL_INTCPUSEL2_TCC0_Pos     22           /**< \brief (TAL_INTCPUSEL2) TCC0 Interrupt CPU Select */
 968 #define TAL_INTCPUSEL2_TCC0_Msk     (_U_(0x1) << TAL_INTCPUSEL2_TCC0_Pos)
 969 #define TAL_INTCPUSEL2_TCC0(value)  (TAL_INTCPUSEL2_TCC0_Msk & ((value) << TAL_INTCPUSEL2_TCC0_Pos))
 970 #define TAL_INTCPUSEL2_TCC1_Pos     24           /**< \brief (TAL_INTCPUSEL2) TCC1 Interrupt CPU Select */
 971 #define TAL_INTCPUSEL2_TCC1_Msk     (_U_(0x1) << TAL_INTCPUSEL2_TCC1_Pos)
 972 #define TAL_INTCPUSEL2_TCC1(value)  (TAL_INTCPUSEL2_TCC1_Msk & ((value) << TAL_INTCPUSEL2_TCC1_Pos))
 973 #define TAL_INTCPUSEL2_TC2_Pos      26           /**< \brief (TAL_INTCPUSEL2) TC2 Interrupt CPU Select */
 974 #define TAL_INTCPUSEL2_TC2_Msk      (_U_(0x1) << TAL_INTCPUSEL2_TC2_Pos)
 975 #define TAL_INTCPUSEL2_TC2(value)   (TAL_INTCPUSEL2_TC2_Msk & ((value) << TAL_INTCPUSEL2_TC2_Pos))
 976 #define TAL_INTCPUSEL2_TC3_Pos      28           /**< \brief (TAL_INTCPUSEL2) TC3 Interrupt CPU Select */
 977 #define TAL_INTCPUSEL2_TC3_Msk      (_U_(0x1) << TAL_INTCPUSEL2_TC3_Pos)
 978 #define TAL_INTCPUSEL2_TC3(value)   (TAL_INTCPUSEL2_TC3_Msk & ((value) << TAL_INTCPUSEL2_TC3_Pos))
 979 #define TAL_INTCPUSEL2_TAL_Pos      30           /**< \brief (TAL_INTCPUSEL2) TAL Interrupt CPU Select */
 980 #define TAL_INTCPUSEL2_TAL_Msk      (_U_(0x1) << TAL_INTCPUSEL2_TAL_Pos)
 981 #define TAL_INTCPUSEL2_TAL(value)   (TAL_INTCPUSEL2_TAL_Msk & ((value) << TAL_INTCPUSEL2_TAL_Pos))
 982 #define TAL_INTCPUSEL2_MASK         _U_(0x55554411) /**< \brief (TAL_INTCPUSEL2) MASK Register */
 983
 984 /* -------- TAL_INTCPUSEL3 : (TAL Offset: 0x134) (R/W 32) Interrupts CPU Select 3 -------- */
 985 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 986 typedef union {
 987   struct {
 988     uint32_t RAMECC:1;         /*!< bit:      0  RAMECC Interrupt CPU Select        */
 989     uint32_t :31;              /*!< bit:  1..31  Reserved                           */
 990   } bit;                       /*!< Structure used for bit  access                  */
 991   uint32_t reg;                /*!< Type      used for register access              */
 992 } TAL_INTCPUSEL3_Type;
 993 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 994
 995 #define TAL_INTCPUSEL3_OFFSET       0x134        /**< \brief (TAL_INTCPUSEL3 offset) Interrupts CPU Select 3 */
 996 #define TAL_INTCPUSEL3_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL3 reset_value) Interrupts CPU Select 3 */
 997
 998 #define TAL_INTCPUSEL3_RAMECC_Pos   0            /**< \brief (TAL_INTCPUSEL3) RAMECC Interrupt CPU Select */
 999 #define TAL_INTCPUSEL3_RAMECC_Msk   (_U_(0x1) << TAL_INTCPUSEL3_RAMECC_Pos)
1000 #define TAL_INTCPUSEL3_RAMECC(value) (TAL_INTCPUSEL3_RAMECC_Msk & ((value) << TAL_INTCPUSEL3_RAMECC_Pos))
1001 #define TAL_INTCPUSEL3_MASK         _U_(0x00000001) /**< \brief (TAL_INTCPUSEL3) MASK Register */
1002
1003 /* -------- TAL_INTCPUSEL4 : (TAL Offset: 0x138) (R/W 32) Interrupts CPU Select 4 -------- */
1004 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1005 typedef union {
1006   struct {
1007     uint32_t CAN0:1;           /*!< bit:      0  CAN0 Interrupt CPU Select          */
1008     uint32_t :1;               /*!< bit:      1  Reserved                           */
1009     uint32_t CAN1:1;           /*!< bit:      2  CAN1 Interrupt CPU Select          */
1010     uint32_t :1;               /*!< bit:      3  Reserved                           */
1011     uint32_t GMAC:1;           /*!< bit:      4  GMAC Interrupt CPU Select          */
1012     uint32_t :1;               /*!< bit:      5  Reserved                           */
1013     uint32_t TCC2:1;           /*!< bit:      6  TCC2 Interrupt CPU Select          */
1014     uint32_t :1;               /*!< bit:      7  Reserved                           */
1015     uint32_t TCC3:1;           /*!< bit:      8  TCC3 Interrupt CPU Select          */
1016     uint32_t :1;               /*!< bit:      9  Reserved                           */
1017     uint32_t TC4:1;            /*!< bit:     10  TC4 Interrupt CPU Select           */
1018     uint32_t :1;               /*!< bit:     11  Reserved                           */
1019     uint32_t TC5:1;            /*!< bit:     12  TC5 Interrupt CPU Select           */
1020     uint32_t :1;               /*!< bit:     13  Reserved                           */
1021     uint32_t PDEC:1;           /*!< bit:     14  PDEC Interrupt CPU Select          */
1022     uint32_t :1;               /*!< bit:     15  Reserved                           */
1023     uint32_t AC:1;             /*!< bit:     16  AC Interrupt CPU Select            */
1024     uint32_t :1;               /*!< bit:     17  Reserved                           */
1025     uint32_t AES:1;            /*!< bit:     18  AES Interrupt CPU Select           */
1026     uint32_t :1;               /*!< bit:     19  Reserved                           */
1027     uint32_t TRNG:1;           /*!< bit:     20  TRNG Interrupt CPU Select          */
1028     uint32_t :1;               /*!< bit:     21  Reserved                           */
1029     uint32_t ICM:1;            /*!< bit:     22  ICM Interrupt CPU Select           */
1030     uint32_t :1;               /*!< bit:     23  Reserved                           */
1031     uint32_t PUKCC:1;          /*!< bit:     24  PUKCC Interrupt CPU Select         */
1032     uint32_t :1;               /*!< bit:     25  Reserved                           */
1033     uint32_t QSPI:1;           /*!< bit:     26  QSPI Interrupt CPU Select          */
1034     uint32_t :5;               /*!< bit: 27..31  Reserved                           */
1035   } bit;                       /*!< Structure used for bit  access                  */
1036   uint32_t reg;                /*!< Type      used for register access              */
1037 } TAL_INTCPUSEL4_Type;
1038 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1039
1040 #define TAL_INTCPUSEL4_OFFSET       0x138        /**< \brief (TAL_INTCPUSEL4 offset) Interrupts CPU Select 4 */
1041 #define TAL_INTCPUSEL4_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL4 reset_value) Interrupts CPU Select 4 */
1042
1043 #define TAL_INTCPUSEL4_CAN0_Pos     0            /**< \brief (TAL_INTCPUSEL4) CAN0 Interrupt CPU Select */
1044 #define TAL_INTCPUSEL4_CAN0_Msk     (_U_(0x1) << TAL_INTCPUSEL4_CAN0_Pos)
1045 #define TAL_INTCPUSEL4_CAN0(value)  (TAL_INTCPUSEL4_CAN0_Msk & ((value) << TAL_INTCPUSEL4_CAN0_Pos))
1046 #define TAL_INTCPUSEL4_CAN1_Pos     2            /**< \brief (TAL_INTCPUSEL4) CAN1 Interrupt CPU Select */
1047 #define TAL_INTCPUSEL4_CAN1_Msk     (_U_(0x1) << TAL_INTCPUSEL4_CAN1_Pos)
1048 #define TAL_INTCPUSEL4_CAN1(value)  (TAL_INTCPUSEL4_CAN1_Msk & ((value) << TAL_INTCPUSEL4_CAN1_Pos))
1049 #define TAL_INTCPUSEL4_GMAC_Pos     4            /**< \brief (TAL_INTCPUSEL4) GMAC Interrupt CPU Select */
1050 #define TAL_INTCPUSEL4_GMAC_Msk     (_U_(0x1) << TAL_INTCPUSEL4_GMAC_Pos)
1051 #define TAL_INTCPUSEL4_GMAC(value)  (TAL_INTCPUSEL4_GMAC_Msk & ((value) << TAL_INTCPUSEL4_GMAC_Pos))
1052 #define TAL_INTCPUSEL4_TCC2_Pos     6            /**< \brief (TAL_INTCPUSEL4) TCC2 Interrupt CPU Select */
1053 #define TAL_INTCPUSEL4_TCC2_Msk     (_U_(0x1) << TAL_INTCPUSEL4_TCC2_Pos)
1054 #define TAL_INTCPUSEL4_TCC2(value)  (TAL_INTCPUSEL4_TCC2_Msk & ((value) << TAL_INTCPUSEL4_TCC2_Pos))
1055 #define TAL_INTCPUSEL4_TCC3_Pos     8            /**< \brief (TAL_INTCPUSEL4) TCC3 Interrupt CPU Select */
1056 #define TAL_INTCPUSEL4_TCC3_Msk     (_U_(0x1) << TAL_INTCPUSEL4_TCC3_Pos)
1057 #define TAL_INTCPUSEL4_TCC3(value)  (TAL_INTCPUSEL4_TCC3_Msk & ((value) << TAL_INTCPUSEL4_TCC3_Pos))
1058 #define TAL_INTCPUSEL4_TC4_Pos      10           /**< \brief (TAL_INTCPUSEL4) TC4 Interrupt CPU Select */
1059 #define TAL_INTCPUSEL4_TC4_Msk      (_U_(0x1) << TAL_INTCPUSEL4_TC4_Pos)
1060 #define TAL_INTCPUSEL4_TC4(value)   (TAL_INTCPUSEL4_TC4_Msk & ((value) << TAL_INTCPUSEL4_TC4_Pos))
1061 #define TAL_INTCPUSEL4_TC5_Pos      12           /**< \brief (TAL_INTCPUSEL4) TC5 Interrupt CPU Select */
1062 #define TAL_INTCPUSEL4_TC5_Msk      (_U_(0x1) << TAL_INTCPUSEL4_TC5_Pos)
1063 #define TAL_INTCPUSEL4_TC5(value)   (TAL_INTCPUSEL4_TC5_Msk & ((value) << TAL_INTCPUSEL4_TC5_Pos))
1064 #define TAL_INTCPUSEL4_PDEC_Pos     14           /**< \brief (TAL_INTCPUSEL4) PDEC Interrupt CPU Select */
1065 #define TAL_INTCPUSEL4_PDEC_Msk     (_U_(0x1) << TAL_INTCPUSEL4_PDEC_Pos)
1066 #define TAL_INTCPUSEL4_PDEC(value)  (TAL_INTCPUSEL4_PDEC_Msk & ((value) << TAL_INTCPUSEL4_PDEC_Pos))
1067 #define TAL_INTCPUSEL4_AC_Pos       16           /**< \brief (TAL_INTCPUSEL4) AC Interrupt CPU Select */
1068 #define TAL_INTCPUSEL4_AC_Msk       (_U_(0x1) << TAL_INTCPUSEL4_AC_Pos)
1069 #define TAL_INTCPUSEL4_AC(value)    (TAL_INTCPUSEL4_AC_Msk & ((value) << TAL_INTCPUSEL4_AC_Pos))
1070 #define TAL_INTCPUSEL4_AES_Pos      18           /**< \brief (TAL_INTCPUSEL4) AES Interrupt CPU Select */
1071 #define TAL_INTCPUSEL4_AES_Msk      (_U_(0x1) << TAL_INTCPUSEL4_AES_Pos)
1072 #define TAL_INTCPUSEL4_AES(value)   (TAL_INTCPUSEL4_AES_Msk & ((value) << TAL_INTCPUSEL4_AES_Pos))
1073 #define TAL_INTCPUSEL4_TRNG_Pos     20           /**< \brief (TAL_INTCPUSEL4) TRNG Interrupt CPU Select */
1074 #define TAL_INTCPUSEL4_TRNG_Msk     (_U_(0x1) << TAL_INTCPUSEL4_TRNG_Pos)
1075 #define TAL_INTCPUSEL4_TRNG(value)  (TAL_INTCPUSEL4_TRNG_Msk & ((value) << TAL_INTCPUSEL4_TRNG_Pos))
1076 #define TAL_INTCPUSEL4_ICM_Pos      22           /**< \brief (TAL_INTCPUSEL4) ICM Interrupt CPU Select */
1077 #define TAL_INTCPUSEL4_ICM_Msk      (_U_(0x1) << TAL_INTCPUSEL4_ICM_Pos)
1078 #define TAL_INTCPUSEL4_ICM(value)   (TAL_INTCPUSEL4_ICM_Msk & ((value) << TAL_INTCPUSEL4_ICM_Pos))
1079 #define TAL_INTCPUSEL4_PUKCC_Pos    24           /**< \brief (TAL_INTCPUSEL4) PUKCC Interrupt CPU Select */
1080 #define TAL_INTCPUSEL4_PUKCC_Msk    (_U_(0x1) << TAL_INTCPUSEL4_PUKCC_Pos)
1081 #define TAL_INTCPUSEL4_PUKCC(value) (TAL_INTCPUSEL4_PUKCC_Msk & ((value) << TAL_INTCPUSEL4_PUKCC_Pos))
1082 #define TAL_INTCPUSEL4_QSPI_Pos     26           /**< \brief (TAL_INTCPUSEL4) QSPI Interrupt CPU Select */
1083 #define TAL_INTCPUSEL4_QSPI_Msk     (_U_(0x1) << TAL_INTCPUSEL4_QSPI_Pos)
1084 #define TAL_INTCPUSEL4_QSPI(value)  (TAL_INTCPUSEL4_QSPI_Msk & ((value) << TAL_INTCPUSEL4_QSPI_Pos))
1085 #define TAL_INTCPUSEL4_MASK         _U_(0x05555555) /**< \brief (TAL_INTCPUSEL4) MASK Register */
1086
1087 /* -------- TAL_INTCPUSEL5 : (TAL Offset: 0x13C) (R/W 32) Interrupts CPU Select 5 -------- */
1088 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1089 typedef union {
1090   uint32_t reg;                /*!< Type      used for register access              */
1091 } TAL_INTCPUSEL5_Type;
1092 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1093
1094 #define TAL_INTCPUSEL5_OFFSET       0x13C        /**< \brief (TAL_INTCPUSEL5 offset) Interrupts CPU Select 5 */
1095 #define TAL_INTCPUSEL5_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL5 reset_value) Interrupts CPU Select 5 */
1096 #define TAL_INTCPUSEL5_MASK         _U_(0x00000000) /**< \brief (TAL_INTCPUSEL5) MASK Register */
1097
1098 /* -------- TAL_INTCPUSEL6 : (TAL Offset: 0x140) (R/W 32) Interrupts CPU Select 6 -------- */
1099 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1100 typedef union {
1101   struct {
1102     uint32_t SERCOM4:1;        /*!< bit:      0  SERCOM4 Interrupt CPU Select       */
1103     uint32_t :1;               /*!< bit:      1  Reserved                           */
1104     uint32_t SERCOM5:1;        /*!< bit:      2  SERCOM5 Interrupt CPU Select       */
1105     uint32_t :1;               /*!< bit:      3  Reserved                           */
1106     uint32_t SERCOM6:1;        /*!< bit:      4  SERCOM6 Interrupt CPU Select       */
1107     uint32_t :1;               /*!< bit:      5  Reserved                           */
1108     uint32_t SERCOM7:1;        /*!< bit:      6  SERCOM7 Interrupt CPU Select       */
1109     uint32_t :1;               /*!< bit:      7  Reserved                           */
1110     uint32_t TCC4:1;           /*!< bit:      8  TCC4 Interrupt CPU Select          */
1111     uint32_t :1;               /*!< bit:      9  Reserved                           */
1112     uint32_t TC6:1;            /*!< bit:     10  TC6 Interrupt CPU Select           */
1113     uint32_t :1;               /*!< bit:     11  Reserved                           */
1114     uint32_t TC7:1;            /*!< bit:     12  TC7 Interrupt CPU Select           */
1115     uint32_t :1;               /*!< bit:     13  Reserved                           */
1116     uint32_t ADC0:1;           /*!< bit:     14  ADC0 Interrupt CPU Select          */
1117     uint32_t :1;               /*!< bit:     15  Reserved                           */
1118     uint32_t ADC1:1;           /*!< bit:     16  ADC1 Interrupt CPU Select          */
1119     uint32_t :1;               /*!< bit:     17  Reserved                           */
1120     uint32_t DAC:1;            /*!< bit:     18  DAC Interrupt CPU Select           */
1121     uint32_t :1;               /*!< bit:     19  Reserved                           */
1122     uint32_t I2S:1;            /*!< bit:     20  I2S Interrupt CPU Select           */
1123     uint32_t :1;               /*!< bit:     21  Reserved                           */
1124     uint32_t PCC:1;            /*!< bit:     22  PCC Interrupt CPU Select           */
1125     uint32_t :9;               /*!< bit: 23..31  Reserved                           */
1126   } bit;                       /*!< Structure used for bit  access                  */
1127   uint32_t reg;                /*!< Type      used for register access              */
1128 } TAL_INTCPUSEL6_Type;
1129 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1130
1131 #define TAL_INTCPUSEL6_OFFSET       0x140        /**< \brief (TAL_INTCPUSEL6 offset) Interrupts CPU Select 6 */
1132 #define TAL_INTCPUSEL6_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL6 reset_value) Interrupts CPU Select 6 */
1133
1134 #define TAL_INTCPUSEL6_SERCOM4_Pos  0            /**< \brief (TAL_INTCPUSEL6) SERCOM4 Interrupt CPU Select */
1135 #define TAL_INTCPUSEL6_SERCOM4_Msk  (_U_(0x1) << TAL_INTCPUSEL6_SERCOM4_Pos)
1136 #define TAL_INTCPUSEL6_SERCOM4(value) (TAL_INTCPUSEL6_SERCOM4_Msk & ((value) << TAL_INTCPUSEL6_SERCOM4_Pos))
1137 #define TAL_INTCPUSEL6_SERCOM5_Pos  2            /**< \brief (TAL_INTCPUSEL6) SERCOM5 Interrupt CPU Select */
1138 #define TAL_INTCPUSEL6_SERCOM5_Msk  (_U_(0x1) << TAL_INTCPUSEL6_SERCOM5_Pos)
1139 #define TAL_INTCPUSEL6_SERCOM5(value) (TAL_INTCPUSEL6_SERCOM5_Msk & ((value) << TAL_INTCPUSEL6_SERCOM5_Pos))
1140 #define TAL_INTCPUSEL6_SERCOM6_Pos  4            /**< \brief (TAL_INTCPUSEL6) SERCOM6 Interrupt CPU Select */
1141 #define TAL_INTCPUSEL6_SERCOM6_Msk  (_U_(0x1) << TAL_INTCPUSEL6_SERCOM6_Pos)
1142 #define TAL_INTCPUSEL6_SERCOM6(value) (TAL_INTCPUSEL6_SERCOM6_Msk & ((value) << TAL_INTCPUSEL6_SERCOM6_Pos))
1143 #define TAL_INTCPUSEL6_SERCOM7_Pos  6            /**< \brief (TAL_INTCPUSEL6) SERCOM7 Interrupt CPU Select */
1144 #define TAL_INTCPUSEL6_SERCOM7_Msk  (_U_(0x1) << TAL_INTCPUSEL6_SERCOM7_Pos)
1145 #define TAL_INTCPUSEL6_SERCOM7(value) (TAL_INTCPUSEL6_SERCOM7_Msk & ((value) << TAL_INTCPUSEL6_SERCOM7_Pos))
1146 #define TAL_INTCPUSEL6_TCC4_Pos     8            /**< \brief (TAL_INTCPUSEL6) TCC4 Interrupt CPU Select */
1147 #define TAL_INTCPUSEL6_TCC4_Msk     (_U_(0x1) << TAL_INTCPUSEL6_TCC4_Pos)
1148 #define TAL_INTCPUSEL6_TCC4(value)  (TAL_INTCPUSEL6_TCC4_Msk & ((value) << TAL_INTCPUSEL6_TCC4_Pos))
1149 #define TAL_INTCPUSEL6_TC6_Pos      10           /**< \brief (TAL_INTCPUSEL6) TC6 Interrupt CPU Select */
1150 #define TAL_INTCPUSEL6_TC6_Msk      (_U_(0x1) << TAL_INTCPUSEL6_TC6_Pos)
1151 #define TAL_INTCPUSEL6_TC6(value)   (TAL_INTCPUSEL6_TC6_Msk & ((value) << TAL_INTCPUSEL6_TC6_Pos))
1152 #define TAL_INTCPUSEL6_TC7_Pos      12           /**< \brief (TAL_INTCPUSEL6) TC7 Interrupt CPU Select */
1153 #define TAL_INTCPUSEL6_TC7_Msk      (_U_(0x1) << TAL_INTCPUSEL6_TC7_Pos)
1154 #define TAL_INTCPUSEL6_TC7(value)   (TAL_INTCPUSEL6_TC7_Msk & ((value) << TAL_INTCPUSEL6_TC7_Pos))
1155 #define TAL_INTCPUSEL6_ADC0_Pos     14           /**< \brief (TAL_INTCPUSEL6) ADC0 Interrupt CPU Select */
1156 #define TAL_INTCPUSEL6_ADC0_Msk     (_U_(0x1) << TAL_INTCPUSEL6_ADC0_Pos)
1157 #define TAL_INTCPUSEL6_ADC0(value)  (TAL_INTCPUSEL6_ADC0_Msk & ((value) << TAL_INTCPUSEL6_ADC0_Pos))
1158 #define TAL_INTCPUSEL6_ADC1_Pos     16           /**< \brief (TAL_INTCPUSEL6) ADC1 Interrupt CPU Select */
1159 #define TAL_INTCPUSEL6_ADC1_Msk     (_U_(0x1) << TAL_INTCPUSEL6_ADC1_Pos)
1160 #define TAL_INTCPUSEL6_ADC1(value)  (TAL_INTCPUSEL6_ADC1_Msk & ((value) << TAL_INTCPUSEL6_ADC1_Pos))
1161 #define TAL_INTCPUSEL6_DAC_Pos      18           /**< \brief (TAL_INTCPUSEL6) DAC Interrupt CPU Select */
1162 #define TAL_INTCPUSEL6_DAC_Msk      (_U_(0x1) << TAL_INTCPUSEL6_DAC_Pos)
1163 #define TAL_INTCPUSEL6_DAC(value)   (TAL_INTCPUSEL6_DAC_Msk & ((value) << TAL_INTCPUSEL6_DAC_Pos))
1164 #define TAL_INTCPUSEL6_I2S_Pos      20           /**< \brief (TAL_INTCPUSEL6) I2S Interrupt CPU Select */
1165 #define TAL_INTCPUSEL6_I2S_Msk      (_U_(0x1) << TAL_INTCPUSEL6_I2S_Pos)
1166 #define TAL_INTCPUSEL6_I2S(value)   (TAL_INTCPUSEL6_I2S_Msk & ((value) << TAL_INTCPUSEL6_I2S_Pos))
1167 #define TAL_INTCPUSEL6_PCC_Pos      22           /**< \brief (TAL_INTCPUSEL6) PCC Interrupt CPU Select */
1168 #define TAL_INTCPUSEL6_PCC_Msk      (_U_(0x1) << TAL_INTCPUSEL6_PCC_Pos)
1169 #define TAL_INTCPUSEL6_PCC(value)   (TAL_INTCPUSEL6_PCC_Msk & ((value) << TAL_INTCPUSEL6_PCC_Pos))
1170 #define TAL_INTCPUSEL6_MASK         _U_(0x00555555) /**< \brief (TAL_INTCPUSEL6) MASK Register */
1171
1172 /* -------- TAL_INTCPUSEL7 : (TAL Offset: 0x144) (R/W 32) Interrupts CPU Select 7 -------- */
1173 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1174 typedef union {
1175   uint32_t reg;                /*!< Type      used for register access              */
1176 } TAL_INTCPUSEL7_Type;
1177 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1178
1179 #define TAL_INTCPUSEL7_OFFSET       0x144        /**< \brief (TAL_INTCPUSEL7 offset) Interrupts CPU Select 7 */
1180 #define TAL_INTCPUSEL7_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL7 reset_value) Interrupts CPU Select 7 */
1181 #define TAL_INTCPUSEL7_MASK         _U_(0x00000000) /**< \brief (TAL_INTCPUSEL7) MASK Register */
1182
1183 /* -------- TAL_INTCPUSEL8 : (TAL Offset: 0x148) (R/W 32) Interrupts CPU Select 8 -------- */
1184 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1185 typedef union {
1186   struct {
1187     uint32_t SDHC0:1;          /*!< bit:      0  SDHC0 Interrupt CPU Select         */
1188     uint32_t :1;               /*!< bit:      1  Reserved                           */
1189     uint32_t SDHC1:1;          /*!< bit:      2  SDHC1 Interrupt CPU Select         */
1190     uint32_t :29;              /*!< bit:  3..31  Reserved                           */
1191   } bit;                       /*!< Structure used for bit  access                  */
1192   uint32_t reg;                /*!< Type      used for register access              */
1193 } TAL_INTCPUSEL8_Type;
1194 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1195
1196 #define TAL_INTCPUSEL8_OFFSET       0x148        /**< \brief (TAL_INTCPUSEL8 offset) Interrupts CPU Select 8 */
1197 #define TAL_INTCPUSEL8_RESETVALUE   _U_(0x00000000) /**< \brief (TAL_INTCPUSEL8 reset_value) Interrupts CPU Select 8 */
1198
1199 #define TAL_INTCPUSEL8_SDHC0_Pos    0            /**< \brief (TAL_INTCPUSEL8) SDHC0 Interrupt CPU Select */
1200 #define TAL_INTCPUSEL8_SDHC0_Msk    (_U_(0x1) << TAL_INTCPUSEL8_SDHC0_Pos)
1201 #define TAL_INTCPUSEL8_SDHC0(value) (TAL_INTCPUSEL8_SDHC0_Msk & ((value) << TAL_INTCPUSEL8_SDHC0_Pos))
1202 #define TAL_INTCPUSEL8_SDHC1_Pos    2            /**< \brief (TAL_INTCPUSEL8) SDHC1 Interrupt CPU Select */
1203 #define TAL_INTCPUSEL8_SDHC1_Msk    (_U_(0x1) << TAL_INTCPUSEL8_SDHC1_Pos)
1204 #define TAL_INTCPUSEL8_SDHC1(value) (TAL_INTCPUSEL8_SDHC1_Msk & ((value) << TAL_INTCPUSEL8_SDHC1_Pos))
1205 #define TAL_INTCPUSEL8_MASK         _U_(0x00000005) /**< \brief (TAL_INTCPUSEL8) MASK Register */
1206
1207 /* -------- TAL_IRQTRIG : (TAL Offset: 0x164) (R/W 32) Interrupt Trigger -------- */
1208 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1209 typedef union {
1210   struct {
1211     uint32_t ENABLE:1;         /*!< bit:      0  Trigger Enable                     */
1212     uint32_t :7;               /*!< bit:  1.. 7  Reserved                           */
1213     uint32_t IRQNUM:8;         /*!< bit:  8..15  Interrupt Request Number           */
1214     uint32_t OVERRIDE:8;       /*!< bit: 16..23  Interrupt Request Override Value   */
1215     uint32_t :8;               /*!< bit: 24..31  Reserved                           */
1216   } bit;                       /*!< Structure used for bit  access                  */
1217   uint32_t reg;                /*!< Type      used for register access              */
1218 } TAL_IRQTRIG_Type;
1219 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1220
1221 #define TAL_IRQTRIG_OFFSET          0x164        /**< \brief (TAL_IRQTRIG offset) Interrupt Trigger */
1222 #define TAL_IRQTRIG_RESETVALUE      _U_(0x00000000) /**< \brief (TAL_IRQTRIG reset_value) Interrupt Trigger */
1223
1224 #define TAL_IRQTRIG_ENABLE_Pos      0            /**< \brief (TAL_IRQTRIG) Trigger Enable */
1225 #define TAL_IRQTRIG_ENABLE          (_U_(0x1) << TAL_IRQTRIG_ENABLE_Pos)
1226 #define TAL_IRQTRIG_IRQNUM_Pos      8            /**< \brief (TAL_IRQTRIG) Interrupt Request Number */
1227 #define TAL_IRQTRIG_IRQNUM_Msk      (_U_(0xFF) << TAL_IRQTRIG_IRQNUM_Pos)
1228 #define TAL_IRQTRIG_IRQNUM(value)   (TAL_IRQTRIG_IRQNUM_Msk & ((value) << TAL_IRQTRIG_IRQNUM_Pos))
1229 #define TAL_IRQTRIG_OVERRIDE_Pos    16           /**< \brief (TAL_IRQTRIG) Interrupt Request Override Value */
1230 #define TAL_IRQTRIG_OVERRIDE_Msk    (_U_(0xFF) << TAL_IRQTRIG_OVERRIDE_Pos)
1231 #define TAL_IRQTRIG_OVERRIDE(value) (TAL_IRQTRIG_OVERRIDE_Msk & ((value) << TAL_IRQTRIG_OVERRIDE_Pos))
1232 #define TAL_IRQTRIG_MASK            _U_(0x00FFFF01) /**< \brief (TAL_IRQTRIG) MASK Register */
1233
1234 /* -------- TAL_IRQMON : (TAL Offset: 0x168) (R/W 16) Interrupt Monitor Select -------- */
1235 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1236 typedef union {
1237   struct {
1238     uint16_t EXTEND:1;         /*!< bit:      0  Extended Interrupt Request         */
1239     uint16_t DROP:1;           /*!< bit:      1  Drop Shortened Events              */
1240     uint16_t CPUID:1;          /*!< bit:      2  ID of CPU currently servicing this IRQ */
1241     uint16_t :5;               /*!< bit:  3.. 7  Reserved                           */
1242     uint16_t IRQNUM:8;         /*!< bit:  8..15  Interrupt Request Number           */
1243   } bit;                       /*!< Structure used for bit  access                  */
1244   uint16_t reg;                /*!< Type      used for register access              */
1245 } TAL_IRQMON_Type;
1246 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1247
1248 #define TAL_IRQMON_OFFSET           0x168        /**< \brief (TAL_IRQMON offset) Interrupt Monitor Select */
1249 #define TAL_IRQMON_RESETVALUE       _U_(0x0000)  /**< \brief (TAL_IRQMON reset_value) Interrupt Monitor Select */
1250
1251 #define TAL_IRQMON_EXTEND_Pos       0            /**< \brief (TAL_IRQMON) Extended Interrupt Request */
1252 #define TAL_IRQMON_EXTEND           (_U_(0x1) << TAL_IRQMON_EXTEND_Pos)
1253 #define   TAL_IRQMON_EXTEND_NO_Val        _U_(0x0)   /**< \brief (TAL_IRQMON) Event is Interrupt Request signal */
1254 #define   TAL_IRQMON_EXTEND_YES_Val       _U_(0x1)   /**< \brief (TAL_IRQMON) Event is Interrupt Request signal extended until end of Interrupt Handler */
1255 #define TAL_IRQMON_EXTEND_NO        (TAL_IRQMON_EXTEND_NO_Val      << TAL_IRQMON_EXTEND_Pos)
1256 #define TAL_IRQMON_EXTEND_YES       (TAL_IRQMON_EXTEND_YES_Val     << TAL_IRQMON_EXTEND_Pos)
1257 #define TAL_IRQMON_DROP_Pos         1            /**< \brief (TAL_IRQMON) Drop Shortened Events */
1258 #define TAL_IRQMON_DROP             (_U_(0x1) << TAL_IRQMON_DROP_Pos)
1259 #define TAL_IRQMON_CPUID_Pos        2            /**< \brief (TAL_IRQMON) ID of CPU currently servicing this IRQ */
1260 #define TAL_IRQMON_CPUID_Msk        (_U_(0x1) << TAL_IRQMON_CPUID_Pos)
1261 #define TAL_IRQMON_CPUID(value)     (TAL_IRQMON_CPUID_Msk & ((value) << TAL_IRQMON_CPUID_Pos))
1262 #define TAL_IRQMON_IRQNUM_Pos       8            /**< \brief (TAL_IRQMON) Interrupt Request Number */
1263 #define TAL_IRQMON_IRQNUM_Msk       (_U_(0xFF) << TAL_IRQMON_IRQNUM_Pos)
1264 #define TAL_IRQMON_IRQNUM(value)    (TAL_IRQMON_IRQNUM_Msk & ((value) << TAL_IRQMON_IRQNUM_Pos))
1265 #define TAL_IRQMON_MASK             _U_(0xFF07)  /**< \brief (TAL_IRQMON) MASK Register */
1266
1267 /* -------- TAL_CPUIRQS : (TAL Offset: 0x180) (R/  32) CPUIRQS Interrupt Status m for CPU n -------- */
1268 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1269 typedef union {
1270   struct {
1271     uint32_t CPUIRQS:32;       /*!< bit:  0..31  Interrupt Requests for CPU n       */
1272   } bit;                       /*!< Structure used for bit  access                  */
1273   uint32_t reg;                /*!< Type      used for register access              */
1274 } TAL_CPUIRQS_Type;
1275 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1276
1277 #define TAL_CPUIRQS_OFFSET          0x180        /**< \brief (TAL_CPUIRQS offset) Interrupt Status m for CPU n */
1278 #define TAL_CPUIRQS_RESETVALUE      _U_(0x00000000) /**< \brief (TAL_CPUIRQS reset_value) Interrupt Status m for CPU n */
1279
1280 #define TAL_CPUIRQS_CPUIRQS_Pos     0            /**< \brief (TAL_CPUIRQS) Interrupt Requests for CPU n */
1281 #define TAL_CPUIRQS_CPUIRQS_Msk     (_U_(0xFFFFFFFF) << TAL_CPUIRQS_CPUIRQS_Pos)
1282 #define TAL_CPUIRQS_CPUIRQS(value)  (TAL_CPUIRQS_CPUIRQS_Msk & ((value) << TAL_CPUIRQS_CPUIRQS_Pos))
1283 #define TAL_CPUIRQS_MASK            _U_(0xFFFFFFFF) /**< \brief (TAL_CPUIRQS) MASK Register */
1284
1285 /* -------- TAL_SMASK : (TAL Offset: 0x200) (R/W 32) SMASKS Inter-Process Signal Mask m for CPU n -------- */
1286 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1287 typedef union {
1288   struct {
1289     uint32_t IPS0:1;           /*!< bit:      0  Inter-Process Signal 0             */
1290     uint32_t IPS1:1;           /*!< bit:      1  Inter-Process Signal 1             */
1291     uint32_t IPS2:1;           /*!< bit:      2  Inter-Process Signal 2             */
1292     uint32_t IPS3:1;           /*!< bit:      3  Inter-Process Signal 3             */
1293     uint32_t IPS4:1;           /*!< bit:      4  Inter-Process Signal 4             */
1294     uint32_t IPS5:1;           /*!< bit:      5  Inter-Process Signal 5             */
1295     uint32_t IPS6:1;           /*!< bit:      6  Inter-Process Signal 6             */
1296     uint32_t IPS7:1;           /*!< bit:      7  Inter-Process Signal 7             */
1297     uint32_t IPS8:1;           /*!< bit:      8  Inter-Process Signal 8             */
1298     uint32_t IPS9:1;           /*!< bit:      9  Inter-Process Signal 9             */
1299     uint32_t IPS10:1;          /*!< bit:     10  Inter-Process Signal 10            */
1300     uint32_t IPS11:1;          /*!< bit:     11  Inter-Process Signal 11            */
1301     uint32_t IPS12:1;          /*!< bit:     12  Inter-Process Signal 12            */
1302     uint32_t IPS13:1;          /*!< bit:     13  Inter-Process Signal 13            */
1303     uint32_t IPS14:1;          /*!< bit:     14  Inter-Process Signal 14            */
1304     uint32_t IPS15:1;          /*!< bit:     15  Inter-Process Signal 15            */
1305     uint32_t IPS16:1;          /*!< bit:     16  Inter-Process Signal 16            */
1306     uint32_t IPS17:1;          /*!< bit:     17  Inter-Process Signal 17            */
1307     uint32_t IPS18:1;          /*!< bit:     18  Inter-Process Signal 18            */
1308     uint32_t IPS19:1;          /*!< bit:     19  Inter-Process Signal 19            */
1309     uint32_t IPS20:1;          /*!< bit:     20  Inter-Process Signal 20            */
1310     uint32_t IPS21:1;          /*!< bit:     21  Inter-Process Signal 21            */
1311     uint32_t IPS22:1;          /*!< bit:     22  Inter-Process Signal 22            */
1312     uint32_t IPS23:1;          /*!< bit:     23  Inter-Process Signal 23            */
1313     uint32_t IPS24:1;          /*!< bit:     24  Inter-Process Signal 24            */
1314     uint32_t IPS25:1;          /*!< bit:     25  Inter-Process Signal 25            */
1315     uint32_t IPS26:1;          /*!< bit:     26  Inter-Process Signal 26            */
1316     uint32_t IPS27:1;          /*!< bit:     27  Inter-Process Signal 27            */
1317     uint32_t IPS28:1;          /*!< bit:     28  Inter-Process Signal 28            */
1318     uint32_t IPS29:1;          /*!< bit:     29  Inter-Process Signal 29            */
1319     uint32_t IPS30:1;          /*!< bit:     30  Inter-Process Signal 30            */
1320     uint32_t IPS31:1;          /*!< bit:     31  Inter-Process Signal 31            */
1321   } bit;                       /*!< Structure used for bit  access                  */
1322   struct {
1323     uint32_t IPS:32;           /*!< bit:  0..31  Inter-Process Signal x             */
1324   } vec;                       /*!< Structure used for vec  access                  */
1325   uint32_t reg;                /*!< Type      used for register access              */
1326 } TAL_SMASK_Type;
1327 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1328
1329 #define TAL_SMASK_OFFSET            0x200        /**< \brief (TAL_SMASK offset) Inter-Process Signal Mask m for CPU n */
1330 #define TAL_SMASK_RESETVALUE        _U_(0x00000000) /**< \brief (TAL_SMASK reset_value) Inter-Process Signal Mask m for CPU n */
1331
1332 #define TAL_SMASK_IPS0_Pos          0            /**< \brief (TAL_SMASK) Inter-Process Signal 0 */
1333 #define TAL_SMASK_IPS0              (_U_(1) << TAL_SMASK_IPS0_Pos)
1334 #define TAL_SMASK_IPS1_Pos          1            /**< \brief (TAL_SMASK) Inter-Process Signal 1 */
1335 #define TAL_SMASK_IPS1              (_U_(1) << TAL_SMASK_IPS1_Pos)
1336 #define TAL_SMASK_IPS2_Pos          2            /**< \brief (TAL_SMASK) Inter-Process Signal 2 */
1337 #define TAL_SMASK_IPS2              (_U_(1) << TAL_SMASK_IPS2_Pos)
1338 #define TAL_SMASK_IPS3_Pos          3            /**< \brief (TAL_SMASK) Inter-Process Signal 3 */
1339 #define TAL_SMASK_IPS3              (_U_(1) << TAL_SMASK_IPS3_Pos)
1340 #define TAL_SMASK_IPS4_Pos          4            /**< \brief (TAL_SMASK) Inter-Process Signal 4 */
1341 #define TAL_SMASK_IPS4              (_U_(1) << TAL_SMASK_IPS4_Pos)
1342 #define TAL_SMASK_IPS5_Pos          5            /**< \brief (TAL_SMASK) Inter-Process Signal 5 */
1343 #define TAL_SMASK_IPS5              (_U_(1) << TAL_SMASK_IPS5_Pos)
1344 #define TAL_SMASK_IPS6_Pos          6            /**< \brief (TAL_SMASK) Inter-Process Signal 6 */
1345 #define TAL_SMASK_IPS6              (_U_(1) << TAL_SMASK_IPS6_Pos)
1346 #define TAL_SMASK_IPS7_Pos          7            /**< \brief (TAL_SMASK) Inter-Process Signal 7 */
1347 #define TAL_SMASK_IPS7              (_U_(1) << TAL_SMASK_IPS7_Pos)
1348 #define TAL_SMASK_IPS8_Pos          8            /**< \brief (TAL_SMASK) Inter-Process Signal 8 */
1349 #define TAL_SMASK_IPS8              (_U_(1) << TAL_SMASK_IPS8_Pos)
1350 #define TAL_SMASK_IPS9_Pos          9            /**< \brief (TAL_SMASK) Inter-Process Signal 9 */
1351 #define TAL_SMASK_IPS9              (_U_(1) << TAL_SMASK_IPS9_Pos)
1352 #define TAL_SMASK_IPS10_Pos         10           /**< \brief (TAL_SMASK) Inter-Process Signal 10 */
1353 #define TAL_SMASK_IPS10             (_U_(1) << TAL_SMASK_IPS10_Pos)
1354 #define TAL_SMASK_IPS11_Pos         11           /**< \brief (TAL_SMASK) Inter-Process Signal 11 */
1355 #define TAL_SMASK_IPS11             (_U_(1) << TAL_SMASK_IPS11_Pos)
1356 #define TAL_SMASK_IPS12_Pos         12           /**< \brief (TAL_SMASK) Inter-Process Signal 12 */
1357 #define TAL_SMASK_IPS12             (_U_(1) << TAL_SMASK_IPS12_Pos)
1358 #define TAL_SMASK_IPS13_Pos         13           /**< \brief (TAL_SMASK) Inter-Process Signal 13 */
1359 #define TAL_SMASK_IPS13             (_U_(1) << TAL_SMASK_IPS13_Pos)
1360 #define TAL_SMASK_IPS14_Pos         14           /**< \brief (TAL_SMASK) Inter-Process Signal 14 */
1361 #define TAL_SMASK_IPS14             (_U_(1) << TAL_SMASK_IPS14_Pos)
1362 #define TAL_SMASK_IPS15_Pos         15           /**< \brief (TAL_SMASK) Inter-Process Signal 15 */
1363 #define TAL_SMASK_IPS15             (_U_(1) << TAL_SMASK_IPS15_Pos)
1364 #define TAL_SMASK_IPS16_Pos         16           /**< \brief (TAL_SMASK) Inter-Process Signal 16 */
1365 #define TAL_SMASK_IPS16             (_U_(1) << TAL_SMASK_IPS16_Pos)
1366 #define TAL_SMASK_IPS17_Pos         17           /**< \brief (TAL_SMASK) Inter-Process Signal 17 */
1367 #define TAL_SMASK_IPS17             (_U_(1) << TAL_SMASK_IPS17_Pos)
1368 #define TAL_SMASK_IPS18_Pos         18           /**< \brief (TAL_SMASK) Inter-Process Signal 18 */
1369 #define TAL_SMASK_IPS18             (_U_(1) << TAL_SMASK_IPS18_Pos)
1370 #define TAL_SMASK_IPS19_Pos         19           /**< \brief (TAL_SMASK) Inter-Process Signal 19 */
1371 #define TAL_SMASK_IPS19             (_U_(1) << TAL_SMASK_IPS19_Pos)
1372 #define TAL_SMASK_IPS20_Pos         20           /**< \brief (TAL_SMASK) Inter-Process Signal 20 */
1373 #define TAL_SMASK_IPS20             (_U_(1) << TAL_SMASK_IPS20_Pos)
1374 #define TAL_SMASK_IPS21_Pos         21           /**< \brief (TAL_SMASK) Inter-Process Signal 21 */
1375 #define TAL_SMASK_IPS21             (_U_(1) << TAL_SMASK_IPS21_Pos)
1376 #define TAL_SMASK_IPS22_Pos         22           /**< \brief (TAL_SMASK) Inter-Process Signal 22 */
1377 #define TAL_SMASK_IPS22             (_U_(1) << TAL_SMASK_IPS22_Pos)
1378 #define TAL_SMASK_IPS23_Pos         23           /**< \brief (TAL_SMASK) Inter-Process Signal 23 */
1379 #define TAL_SMASK_IPS23             (_U_(1) << TAL_SMASK_IPS23_Pos)
1380 #define TAL_SMASK_IPS24_Pos         24           /**< \brief (TAL_SMASK) Inter-Process Signal 24 */
1381 #define TAL_SMASK_IPS24             (_U_(1) << TAL_SMASK_IPS24_Pos)
1382 #define TAL_SMASK_IPS25_Pos         25           /**< \brief (TAL_SMASK) Inter-Process Signal 25 */
1383 #define TAL_SMASK_IPS25             (_U_(1) << TAL_SMASK_IPS25_Pos)
1384 #define TAL_SMASK_IPS26_Pos         26           /**< \brief (TAL_SMASK) Inter-Process Signal 26 */
1385 #define TAL_SMASK_IPS26             (_U_(1) << TAL_SMASK_IPS26_Pos)
1386 #define TAL_SMASK_IPS27_Pos         27           /**< \brief (TAL_SMASK) Inter-Process Signal 27 */
1387 #define TAL_SMASK_IPS27             (_U_(1) << TAL_SMASK_IPS27_Pos)
1388 #define TAL_SMASK_IPS28_Pos         28           /**< \brief (TAL_SMASK) Inter-Process Signal 28 */
1389 #define TAL_SMASK_IPS28             (_U_(1) << TAL_SMASK_IPS28_Pos)
1390 #define TAL_SMASK_IPS29_Pos         29           /**< \brief (TAL_SMASK) Inter-Process Signal 29 */
1391 #define TAL_SMASK_IPS29             (_U_(1) << TAL_SMASK_IPS29_Pos)
1392 #define TAL_SMASK_IPS30_Pos         30           /**< \brief (TAL_SMASK) Inter-Process Signal 30 */
1393 #define TAL_SMASK_IPS30             (_U_(1) << TAL_SMASK_IPS30_Pos)
1394 #define TAL_SMASK_IPS31_Pos         31           /**< \brief (TAL_SMASK) Inter-Process Signal 31 */
1395 #define TAL_SMASK_IPS31             (_U_(1) << TAL_SMASK_IPS31_Pos)
1396 #define TAL_SMASK_IPS_Pos           0            /**< \brief (TAL_SMASK) Inter-Process Signal x */
1397 #define TAL_SMASK_IPS_Msk           (_U_(0xFFFFFFFF) << TAL_SMASK_IPS_Pos)
1398 #define TAL_SMASK_IPS(value)        (TAL_SMASK_IPS_Msk & ((value) << TAL_SMASK_IPS_Pos))
1399 #define TAL_SMASK_MASK              _U_(0xFFFFFFFF) /**< \brief (TAL_SMASK) MASK Register */
1400
1401 /* -------- TAL_SFLAGCLR : (TAL Offset: 0x220) ( /W 32) Inter-Process Signal Flag Clear -------- */
1402 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1403 typedef union {
1404   struct {
1405     uint32_t IPS0:1;           /*!< bit:      0  Inter-Process Signal 0             */
1406     uint32_t IPS1:1;           /*!< bit:      1  Inter-Process Signal 1             */
1407     uint32_t IPS2:1;           /*!< bit:      2  Inter-Process Signal 2             */
1408     uint32_t IPS3:1;           /*!< bit:      3  Inter-Process Signal 3             */
1409     uint32_t IPS4:1;           /*!< bit:      4  Inter-Process Signal 4             */
1410     uint32_t IPS5:1;           /*!< bit:      5  Inter-Process Signal 5             */
1411     uint32_t IPS6:1;           /*!< bit:      6  Inter-Process Signal 6             */
1412     uint32_t IPS7:1;           /*!< bit:      7  Inter-Process Signal 7             */
1413     uint32_t IPS8:1;           /*!< bit:      8  Inter-Process Signal 8             */
1414     uint32_t IPS9:1;           /*!< bit:      9  Inter-Process Signal 9             */
1415     uint32_t IPS10:1;          /*!< bit:     10  Inter-Process Signal 10            */
1416     uint32_t IPS11:1;          /*!< bit:     11  Inter-Process Signal 11            */
1417     uint32_t IPS12:1;          /*!< bit:     12  Inter-Process Signal 12            */
1418     uint32_t IPS13:1;          /*!< bit:     13  Inter-Process Signal 13            */
1419     uint32_t IPS14:1;          /*!< bit:     14  Inter-Process Signal 14            */
1420     uint32_t IPS15:1;          /*!< bit:     15  Inter-Process Signal 15            */
1421     uint32_t IPS16:1;          /*!< bit:     16  Inter-Process Signal 16            */
1422     uint32_t IPS17:1;          /*!< bit:     17  Inter-Process Signal 17            */
1423     uint32_t IPS18:1;          /*!< bit:     18  Inter-Process Signal 18            */
1424     uint32_t IPS19:1;          /*!< bit:     19  Inter-Process Signal 19            */
1425     uint32_t IPS20:1;          /*!< bit:     20  Inter-Process Signal 20            */
1426     uint32_t IPS21:1;          /*!< bit:     21  Inter-Process Signal 21            */
1427     uint32_t IPS22:1;          /*!< bit:     22  Inter-Process Signal 22            */
1428     uint32_t IPS23:1;          /*!< bit:     23  Inter-Process Signal 23            */
1429     uint32_t IPS24:1;          /*!< bit:     24  Inter-Process Signal 24            */
1430     uint32_t IPS25:1;          /*!< bit:     25  Inter-Process Signal 25            */
1431     uint32_t IPS26:1;          /*!< bit:     26  Inter-Process Signal 26            */
1432     uint32_t IPS27:1;          /*!< bit:     27  Inter-Process Signal 27            */
1433     uint32_t IPS28:1;          /*!< bit:     28  Inter-Process Signal 28            */
1434     uint32_t IPS29:1;          /*!< bit:     29  Inter-Process Signal 29            */
1435     uint32_t IPS30:1;          /*!< bit:     30  Inter-Process Signal 30            */
1436     uint32_t IPS31:1;          /*!< bit:     31  Inter-Process Signal 31            */
1437   } bit;                       /*!< Structure used for bit  access                  */
1438   struct {
1439     uint32_t IPS:32;           /*!< bit:  0..31  Inter-Process Signal x             */
1440   } vec;                       /*!< Structure used for vec  access                  */
1441   uint32_t reg;                /*!< Type      used for register access              */
1442 } TAL_SFLAGCLR_Type;
1443 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1444
1445 #define TAL_SFLAGCLR_OFFSET         0x220        /**< \brief (TAL_SFLAGCLR offset) Inter-Process Signal Flag Clear */
1446 #define TAL_SFLAGCLR_RESETVALUE     _U_(0x00000000) /**< \brief (TAL_SFLAGCLR reset_value) Inter-Process Signal Flag Clear */
1447
1448 #define TAL_SFLAGCLR_IPS0_Pos       0            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 0 */
1449 #define TAL_SFLAGCLR_IPS0           (_U_(1) << TAL_SFLAGCLR_IPS0_Pos)
1450 #define TAL_SFLAGCLR_IPS1_Pos       1            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 1 */
1451 #define TAL_SFLAGCLR_IPS1           (_U_(1) << TAL_SFLAGCLR_IPS1_Pos)
1452 #define TAL_SFLAGCLR_IPS2_Pos       2            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 2 */
1453 #define TAL_SFLAGCLR_IPS2           (_U_(1) << TAL_SFLAGCLR_IPS2_Pos)
1454 #define TAL_SFLAGCLR_IPS3_Pos       3            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 3 */
1455 #define TAL_SFLAGCLR_IPS3           (_U_(1) << TAL_SFLAGCLR_IPS3_Pos)
1456 #define TAL_SFLAGCLR_IPS4_Pos       4            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 4 */
1457 #define TAL_SFLAGCLR_IPS4           (_U_(1) << TAL_SFLAGCLR_IPS4_Pos)
1458 #define TAL_SFLAGCLR_IPS5_Pos       5            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 5 */
1459 #define TAL_SFLAGCLR_IPS5           (_U_(1) << TAL_SFLAGCLR_IPS5_Pos)
1460 #define TAL_SFLAGCLR_IPS6_Pos       6            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 6 */
1461 #define TAL_SFLAGCLR_IPS6           (_U_(1) << TAL_SFLAGCLR_IPS6_Pos)
1462 #define TAL_SFLAGCLR_IPS7_Pos       7            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 7 */
1463 #define TAL_SFLAGCLR_IPS7           (_U_(1) << TAL_SFLAGCLR_IPS7_Pos)
1464 #define TAL_SFLAGCLR_IPS8_Pos       8            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 8 */
1465 #define TAL_SFLAGCLR_IPS8           (_U_(1) << TAL_SFLAGCLR_IPS8_Pos)
1466 #define TAL_SFLAGCLR_IPS9_Pos       9            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 9 */
1467 #define TAL_SFLAGCLR_IPS9           (_U_(1) << TAL_SFLAGCLR_IPS9_Pos)
1468 #define TAL_SFLAGCLR_IPS10_Pos      10           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 10 */
1469 #define TAL_SFLAGCLR_IPS10          (_U_(1) << TAL_SFLAGCLR_IPS10_Pos)
1470 #define TAL_SFLAGCLR_IPS11_Pos      11           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 11 */
1471 #define TAL_SFLAGCLR_IPS11          (_U_(1) << TAL_SFLAGCLR_IPS11_Pos)
1472 #define TAL_SFLAGCLR_IPS12_Pos      12           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 12 */
1473 #define TAL_SFLAGCLR_IPS12          (_U_(1) << TAL_SFLAGCLR_IPS12_Pos)
1474 #define TAL_SFLAGCLR_IPS13_Pos      13           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 13 */
1475 #define TAL_SFLAGCLR_IPS13          (_U_(1) << TAL_SFLAGCLR_IPS13_Pos)
1476 #define TAL_SFLAGCLR_IPS14_Pos      14           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 14 */
1477 #define TAL_SFLAGCLR_IPS14          (_U_(1) << TAL_SFLAGCLR_IPS14_Pos)
1478 #define TAL_SFLAGCLR_IPS15_Pos      15           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 15 */
1479 #define TAL_SFLAGCLR_IPS15          (_U_(1) << TAL_SFLAGCLR_IPS15_Pos)
1480 #define TAL_SFLAGCLR_IPS16_Pos      16           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 16 */
1481 #define TAL_SFLAGCLR_IPS16          (_U_(1) << TAL_SFLAGCLR_IPS16_Pos)
1482 #define TAL_SFLAGCLR_IPS17_Pos      17           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 17 */
1483 #define TAL_SFLAGCLR_IPS17          (_U_(1) << TAL_SFLAGCLR_IPS17_Pos)
1484 #define TAL_SFLAGCLR_IPS18_Pos      18           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 18 */
1485 #define TAL_SFLAGCLR_IPS18          (_U_(1) << TAL_SFLAGCLR_IPS18_Pos)
1486 #define TAL_SFLAGCLR_IPS19_Pos      19           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 19 */
1487 #define TAL_SFLAGCLR_IPS19          (_U_(1) << TAL_SFLAGCLR_IPS19_Pos)
1488 #define TAL_SFLAGCLR_IPS20_Pos      20           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 20 */
1489 #define TAL_SFLAGCLR_IPS20          (_U_(1) << TAL_SFLAGCLR_IPS20_Pos)
1490 #define TAL_SFLAGCLR_IPS21_Pos      21           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 21 */
1491 #define TAL_SFLAGCLR_IPS21          (_U_(1) << TAL_SFLAGCLR_IPS21_Pos)
1492 #define TAL_SFLAGCLR_IPS22_Pos      22           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 22 */
1493 #define TAL_SFLAGCLR_IPS22          (_U_(1) << TAL_SFLAGCLR_IPS22_Pos)
1494 #define TAL_SFLAGCLR_IPS23_Pos      23           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 23 */
1495 #define TAL_SFLAGCLR_IPS23          (_U_(1) << TAL_SFLAGCLR_IPS23_Pos)
1496 #define TAL_SFLAGCLR_IPS24_Pos      24           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 24 */
1497 #define TAL_SFLAGCLR_IPS24          (_U_(1) << TAL_SFLAGCLR_IPS24_Pos)
1498 #define TAL_SFLAGCLR_IPS25_Pos      25           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 25 */
1499 #define TAL_SFLAGCLR_IPS25          (_U_(1) << TAL_SFLAGCLR_IPS25_Pos)
1500 #define TAL_SFLAGCLR_IPS26_Pos      26           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 26 */
1501 #define TAL_SFLAGCLR_IPS26          (_U_(1) << TAL_SFLAGCLR_IPS26_Pos)
1502 #define TAL_SFLAGCLR_IPS27_Pos      27           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 27 */
1503 #define TAL_SFLAGCLR_IPS27          (_U_(1) << TAL_SFLAGCLR_IPS27_Pos)
1504 #define TAL_SFLAGCLR_IPS28_Pos      28           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 28 */
1505 #define TAL_SFLAGCLR_IPS28          (_U_(1) << TAL_SFLAGCLR_IPS28_Pos)
1506 #define TAL_SFLAGCLR_IPS29_Pos      29           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 29 */
1507 #define TAL_SFLAGCLR_IPS29          (_U_(1) << TAL_SFLAGCLR_IPS29_Pos)
1508 #define TAL_SFLAGCLR_IPS30_Pos      30           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 30 */
1509 #define TAL_SFLAGCLR_IPS30          (_U_(1) << TAL_SFLAGCLR_IPS30_Pos)
1510 #define TAL_SFLAGCLR_IPS31_Pos      31           /**< \brief (TAL_SFLAGCLR) Inter-Process Signal 31 */
1511 #define TAL_SFLAGCLR_IPS31          (_U_(1) << TAL_SFLAGCLR_IPS31_Pos)
1512 #define TAL_SFLAGCLR_IPS_Pos        0            /**< \brief (TAL_SFLAGCLR) Inter-Process Signal x */
1513 #define TAL_SFLAGCLR_IPS_Msk        (_U_(0xFFFFFFFF) << TAL_SFLAGCLR_IPS_Pos)
1514 #define TAL_SFLAGCLR_IPS(value)     (TAL_SFLAGCLR_IPS_Msk & ((value) << TAL_SFLAGCLR_IPS_Pos))
1515 #define TAL_SFLAGCLR_MASK           _U_(0xFFFFFFFF) /**< \brief (TAL_SFLAGCLR) MASK Register */
1516
1517 /* -------- TAL_SFLAGSET : (TAL Offset: 0x228) ( /W 32) Inter-Process Signal Flag Set -------- */
1518 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1519 typedef union {
1520   struct {
1521     uint32_t IPS0:1;           /*!< bit:      0  Inter-Process Signal 0             */
1522     uint32_t IPS1:1;           /*!< bit:      1  Inter-Process Signal 1             */
1523     uint32_t IPS2:1;           /*!< bit:      2  Inter-Process Signal 2             */
1524     uint32_t IPS3:1;           /*!< bit:      3  Inter-Process Signal 3             */
1525     uint32_t IPS4:1;           /*!< bit:      4  Inter-Process Signal 4             */
1526     uint32_t IPS5:1;           /*!< bit:      5  Inter-Process Signal 5             */
1527     uint32_t IPS6:1;           /*!< bit:      6  Inter-Process Signal 6             */
1528     uint32_t IPS7:1;           /*!< bit:      7  Inter-Process Signal 7             */
1529     uint32_t IPS8:1;           /*!< bit:      8  Inter-Process Signal 8             */
1530     uint32_t IPS9:1;           /*!< bit:      9  Inter-Process Signal 9             */
1531     uint32_t IPS10:1;          /*!< bit:     10  Inter-Process Signal 10            */
1532     uint32_t IPS11:1;          /*!< bit:     11  Inter-Process Signal 11            */
1533     uint32_t IPS12:1;          /*!< bit:     12  Inter-Process Signal 12            */
1534     uint32_t IPS13:1;          /*!< bit:     13  Inter-Process Signal 13            */
1535     uint32_t IPS14:1;          /*!< bit:     14  Inter-Process Signal 14            */
1536     uint32_t IPS15:1;          /*!< bit:     15  Inter-Process Signal 15            */
1537     uint32_t IPS16:1;          /*!< bit:     16  Inter-Process Signal 16            */
1538     uint32_t IPS17:1;          /*!< bit:     17  Inter-Process Signal 17            */
1539     uint32_t IPS18:1;          /*!< bit:     18  Inter-Process Signal 18            */
1540     uint32_t IPS19:1;          /*!< bit:     19  Inter-Process Signal 19            */
1541     uint32_t IPS20:1;          /*!< bit:     20  Inter-Process Signal 20            */
1542     uint32_t IPS21:1;          /*!< bit:     21  Inter-Process Signal 21            */
1543     uint32_t IPS22:1;          /*!< bit:     22  Inter-Process Signal 22            */
1544     uint32_t IPS23:1;          /*!< bit:     23  Inter-Process Signal 23            */
1545     uint32_t IPS24:1;          /*!< bit:     24  Inter-Process Signal 24            */
1546     uint32_t IPS25:1;          /*!< bit:     25  Inter-Process Signal 25            */
1547     uint32_t IPS26:1;          /*!< bit:     26  Inter-Process Signal 26            */
1548     uint32_t IPS27:1;          /*!< bit:     27  Inter-Process Signal 27            */
1549     uint32_t IPS28:1;          /*!< bit:     28  Inter-Process Signal 28            */
1550     uint32_t IPS29:1;          /*!< bit:     29  Inter-Process Signal 29            */
1551     uint32_t IPS30:1;          /*!< bit:     30  Inter-Process Signal 30            */
1552     uint32_t IPS31:1;          /*!< bit:     31  Inter-Process Signal 31            */
1553   } bit;                       /*!< Structure used for bit  access                  */
1554   struct {
1555     uint32_t IPS:32;           /*!< bit:  0..31  Inter-Process Signal x             */
1556   } vec;                       /*!< Structure used for vec  access                  */
1557   uint32_t reg;                /*!< Type      used for register access              */
1558 } TAL_SFLAGSET_Type;
1559 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1560
1561 #define TAL_SFLAGSET_OFFSET         0x228        /**< \brief (TAL_SFLAGSET offset) Inter-Process Signal Flag Set */
1562 #define TAL_SFLAGSET_RESETVALUE     _U_(0x00000000) /**< \brief (TAL_SFLAGSET reset_value) Inter-Process Signal Flag Set */
1563
1564 #define TAL_SFLAGSET_IPS0_Pos       0            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 0 */
1565 #define TAL_SFLAGSET_IPS0           (_U_(1) << TAL_SFLAGSET_IPS0_Pos)
1566 #define TAL_SFLAGSET_IPS1_Pos       1            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 1 */
1567 #define TAL_SFLAGSET_IPS1           (_U_(1) << TAL_SFLAGSET_IPS1_Pos)
1568 #define TAL_SFLAGSET_IPS2_Pos       2            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 2 */
1569 #define TAL_SFLAGSET_IPS2           (_U_(1) << TAL_SFLAGSET_IPS2_Pos)
1570 #define TAL_SFLAGSET_IPS3_Pos       3            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 3 */
1571 #define TAL_SFLAGSET_IPS3           (_U_(1) << TAL_SFLAGSET_IPS3_Pos)
1572 #define TAL_SFLAGSET_IPS4_Pos       4            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 4 */
1573 #define TAL_SFLAGSET_IPS4           (_U_(1) << TAL_SFLAGSET_IPS4_Pos)
1574 #define TAL_SFLAGSET_IPS5_Pos       5            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 5 */
1575 #define TAL_SFLAGSET_IPS5           (_U_(1) << TAL_SFLAGSET_IPS5_Pos)
1576 #define TAL_SFLAGSET_IPS6_Pos       6            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 6 */
1577 #define TAL_SFLAGSET_IPS6           (_U_(1) << TAL_SFLAGSET_IPS6_Pos)
1578 #define TAL_SFLAGSET_IPS7_Pos       7            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 7 */
1579 #define TAL_SFLAGSET_IPS7           (_U_(1) << TAL_SFLAGSET_IPS7_Pos)
1580 #define TAL_SFLAGSET_IPS8_Pos       8            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 8 */
1581 #define TAL_SFLAGSET_IPS8           (_U_(1) << TAL_SFLAGSET_IPS8_Pos)
1582 #define TAL_SFLAGSET_IPS9_Pos       9            /**< \brief (TAL_SFLAGSET) Inter-Process Signal 9 */
1583 #define TAL_SFLAGSET_IPS9           (_U_(1) << TAL_SFLAGSET_IPS9_Pos)
1584 #define TAL_SFLAGSET_IPS10_Pos      10           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 10 */
1585 #define TAL_SFLAGSET_IPS10          (_U_(1) << TAL_SFLAGSET_IPS10_Pos)
1586 #define TAL_SFLAGSET_IPS11_Pos      11           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 11 */
1587 #define TAL_SFLAGSET_IPS11          (_U_(1) << TAL_SFLAGSET_IPS11_Pos)
1588 #define TAL_SFLAGSET_IPS12_Pos      12           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 12 */
1589 #define TAL_SFLAGSET_IPS12          (_U_(1) << TAL_SFLAGSET_IPS12_Pos)
1590 #define TAL_SFLAGSET_IPS13_Pos      13           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 13 */
1591 #define TAL_SFLAGSET_IPS13          (_U_(1) << TAL_SFLAGSET_IPS13_Pos)
1592 #define TAL_SFLAGSET_IPS14_Pos      14           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 14 */
1593 #define TAL_SFLAGSET_IPS14          (_U_(1) << TAL_SFLAGSET_IPS14_Pos)
1594 #define TAL_SFLAGSET_IPS15_Pos      15           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 15 */
1595 #define TAL_SFLAGSET_IPS15          (_U_(1) << TAL_SFLAGSET_IPS15_Pos)
1596 #define TAL_SFLAGSET_IPS16_Pos      16           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 16 */
1597 #define TAL_SFLAGSET_IPS16          (_U_(1) << TAL_SFLAGSET_IPS16_Pos)
1598 #define TAL_SFLAGSET_IPS17_Pos      17           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 17 */
1599 #define TAL_SFLAGSET_IPS17          (_U_(1) << TAL_SFLAGSET_IPS17_Pos)
1600 #define TAL_SFLAGSET_IPS18_Pos      18           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 18 */
1601 #define TAL_SFLAGSET_IPS18          (_U_(1) << TAL_SFLAGSET_IPS18_Pos)
1602 #define TAL_SFLAGSET_IPS19_Pos      19           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 19 */
1603 #define TAL_SFLAGSET_IPS19          (_U_(1) << TAL_SFLAGSET_IPS19_Pos)
1604 #define TAL_SFLAGSET_IPS20_Pos      20           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 20 */
1605 #define TAL_SFLAGSET_IPS20          (_U_(1) << TAL_SFLAGSET_IPS20_Pos)
1606 #define TAL_SFLAGSET_IPS21_Pos      21           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 21 */
1607 #define TAL_SFLAGSET_IPS21          (_U_(1) << TAL_SFLAGSET_IPS21_Pos)
1608 #define TAL_SFLAGSET_IPS22_Pos      22           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 22 */
1609 #define TAL_SFLAGSET_IPS22          (_U_(1) << TAL_SFLAGSET_IPS22_Pos)
1610 #define TAL_SFLAGSET_IPS23_Pos      23           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 23 */
1611 #define TAL_SFLAGSET_IPS23          (_U_(1) << TAL_SFLAGSET_IPS23_Pos)
1612 #define TAL_SFLAGSET_IPS24_Pos      24           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 24 */
1613 #define TAL_SFLAGSET_IPS24          (_U_(1) << TAL_SFLAGSET_IPS24_Pos)
1614 #define TAL_SFLAGSET_IPS25_Pos      25           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 25 */
1615 #define TAL_SFLAGSET_IPS25          (_U_(1) << TAL_SFLAGSET_IPS25_Pos)
1616 #define TAL_SFLAGSET_IPS26_Pos      26           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 26 */
1617 #define TAL_SFLAGSET_IPS26          (_U_(1) << TAL_SFLAGSET_IPS26_Pos)
1618 #define TAL_SFLAGSET_IPS27_Pos      27           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 27 */
1619 #define TAL_SFLAGSET_IPS27          (_U_(1) << TAL_SFLAGSET_IPS27_Pos)
1620 #define TAL_SFLAGSET_IPS28_Pos      28           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 28 */
1621 #define TAL_SFLAGSET_IPS28          (_U_(1) << TAL_SFLAGSET_IPS28_Pos)
1622 #define TAL_SFLAGSET_IPS29_Pos      29           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 29 */
1623 #define TAL_SFLAGSET_IPS29          (_U_(1) << TAL_SFLAGSET_IPS29_Pos)
1624 #define TAL_SFLAGSET_IPS30_Pos      30           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 30 */
1625 #define TAL_SFLAGSET_IPS30          (_U_(1) << TAL_SFLAGSET_IPS30_Pos)
1626 #define TAL_SFLAGSET_IPS31_Pos      31           /**< \brief (TAL_SFLAGSET) Inter-Process Signal 31 */
1627 #define TAL_SFLAGSET_IPS31          (_U_(1) << TAL_SFLAGSET_IPS31_Pos)
1628 #define TAL_SFLAGSET_IPS_Pos        0            /**< \brief (TAL_SFLAGSET) Inter-Process Signal x */
1629 #define TAL_SFLAGSET_IPS_Msk        (_U_(0xFFFFFFFF) << TAL_SFLAGSET_IPS_Pos)
1630 #define TAL_SFLAGSET_IPS(value)     (TAL_SFLAGSET_IPS_Msk & ((value) << TAL_SFLAGSET_IPS_Pos))
1631 #define TAL_SFLAGSET_MASK           _U_(0xFFFFFFFF) /**< \brief (TAL_SFLAGSET) MASK Register */
1632
1633 /* -------- TAL_SFLAG : (TAL Offset: 0x230) (R/  32) Inter-Process Signal Flag -------- */
1634 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1635 typedef union {
1636   struct {
1637     uint32_t IPS0:1;           /*!< bit:      0  Inter-Process Signal 0             */
1638     uint32_t IPS1:1;           /*!< bit:      1  Inter-Process Signal 1             */
1639     uint32_t IPS2:1;           /*!< bit:      2  Inter-Process Signal 2             */
1640     uint32_t IPS3:1;           /*!< bit:      3  Inter-Process Signal 3             */
1641     uint32_t IPS4:1;           /*!< bit:      4  Inter-Process Signal 4             */
1642     uint32_t IPS5:1;           /*!< bit:      5  Inter-Process Signal 5             */
1643     uint32_t IPS6:1;           /*!< bit:      6  Inter-Process Signal 6             */
1644     uint32_t IPS7:1;           /*!< bit:      7  Inter-Process Signal 7             */
1645     uint32_t IPS8:1;           /*!< bit:      8  Inter-Process Signal 8             */
1646     uint32_t IPS9:1;           /*!< bit:      9  Inter-Process Signal 9             */
1647     uint32_t IPS10:1;          /*!< bit:     10  Inter-Process Signal 10            */
1648     uint32_t IPS11:1;          /*!< bit:     11  Inter-Process Signal 11            */
1649     uint32_t IPS12:1;          /*!< bit:     12  Inter-Process Signal 12            */
1650     uint32_t IPS13:1;          /*!< bit:     13  Inter-Process Signal 13            */
1651     uint32_t IPS14:1;          /*!< bit:     14  Inter-Process Signal 14            */
1652     uint32_t IPS15:1;          /*!< bit:     15  Inter-Process Signal 15            */
1653     uint32_t IPS16:1;          /*!< bit:     16  Inter-Process Signal 16            */
1654     uint32_t IPS17:1;          /*!< bit:     17  Inter-Process Signal 17            */
1655     uint32_t IPS18:1;          /*!< bit:     18  Inter-Process Signal 18            */
1656     uint32_t IPS19:1;          /*!< bit:     19  Inter-Process Signal 19            */
1657     uint32_t IPS20:1;          /*!< bit:     20  Inter-Process Signal 20            */
1658     uint32_t IPS21:1;          /*!< bit:     21  Inter-Process Signal 21            */
1659     uint32_t IPS22:1;          /*!< bit:     22  Inter-Process Signal 22            */
1660     uint32_t IPS23:1;          /*!< bit:     23  Inter-Process Signal 23            */
1661     uint32_t IPS24:1;          /*!< bit:     24  Inter-Process Signal 24            */
1662     uint32_t IPS25:1;          /*!< bit:     25  Inter-Process Signal 25            */
1663     uint32_t IPS26:1;          /*!< bit:     26  Inter-Process Signal 26            */
1664     uint32_t IPS27:1;          /*!< bit:     27  Inter-Process Signal 27            */
1665     uint32_t IPS28:1;          /*!< bit:     28  Inter-Process Signal 28            */
1666     uint32_t IPS29:1;          /*!< bit:     29  Inter-Process Signal 29            */
1667     uint32_t IPS30:1;          /*!< bit:     30  Inter-Process Signal 30            */
1668     uint32_t IPS31:1;          /*!< bit:     31  Inter-Process Signal 31            */
1669   } bit;                       /*!< Structure used for bit  access                  */
1670   struct {
1671     uint32_t IPS:32;           /*!< bit:  0..31  Inter-Process Signal x             */
1672   } vec;                       /*!< Structure used for vec  access                  */
1673   uint32_t reg;                /*!< Type      used for register access              */
1674 } TAL_SFLAG_Type;
1675 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1676
1677 #define TAL_SFLAG_OFFSET            0x230        /**< \brief (TAL_SFLAG offset) Inter-Process Signal Flag */
1678 #define TAL_SFLAG_RESETVALUE        _U_(0x00000000) /**< \brief (TAL_SFLAG reset_value) Inter-Process Signal Flag */
1679
1680 #define TAL_SFLAG_IPS0_Pos          0            /**< \brief (TAL_SFLAG) Inter-Process Signal 0 */
1681 #define TAL_SFLAG_IPS0              (_U_(1) << TAL_SFLAG_IPS0_Pos)
1682 #define TAL_SFLAG_IPS1_Pos          1            /**< \brief (TAL_SFLAG) Inter-Process Signal 1 */
1683 #define TAL_SFLAG_IPS1              (_U_(1) << TAL_SFLAG_IPS1_Pos)
1684 #define TAL_SFLAG_IPS2_Pos          2            /**< \brief (TAL_SFLAG) Inter-Process Signal 2 */
1685 #define TAL_SFLAG_IPS2              (_U_(1) << TAL_SFLAG_IPS2_Pos)
1686 #define TAL_SFLAG_IPS3_Pos          3            /**< \brief (TAL_SFLAG) Inter-Process Signal 3 */
1687 #define TAL_SFLAG_IPS3              (_U_(1) << TAL_SFLAG_IPS3_Pos)
1688 #define TAL_SFLAG_IPS4_Pos          4            /**< \brief (TAL_SFLAG) Inter-Process Signal 4 */
1689 #define TAL_SFLAG_IPS4              (_U_(1) << TAL_SFLAG_IPS4_Pos)
1690 #define TAL_SFLAG_IPS5_Pos          5            /**< \brief (TAL_SFLAG) Inter-Process Signal 5 */
1691 #define TAL_SFLAG_IPS5              (_U_(1) << TAL_SFLAG_IPS5_Pos)
1692 #define TAL_SFLAG_IPS6_Pos          6            /**< \brief (TAL_SFLAG) Inter-Process Signal 6 */
1693 #define TAL_SFLAG_IPS6              (_U_(1) << TAL_SFLAG_IPS6_Pos)
1694 #define TAL_SFLAG_IPS7_Pos          7            /**< \brief (TAL_SFLAG) Inter-Process Signal 7 */
1695 #define TAL_SFLAG_IPS7              (_U_(1) << TAL_SFLAG_IPS7_Pos)
1696 #define TAL_SFLAG_IPS8_Pos          8            /**< \brief (TAL_SFLAG) Inter-Process Signal 8 */
1697 #define TAL_SFLAG_IPS8              (_U_(1) << TAL_SFLAG_IPS8_Pos)
1698 #define TAL_SFLAG_IPS9_Pos          9            /**< \brief (TAL_SFLAG) Inter-Process Signal 9 */
1699 #define TAL_SFLAG_IPS9              (_U_(1) << TAL_SFLAG_IPS9_Pos)
1700 #define TAL_SFLAG_IPS10_Pos         10           /**< \brief (TAL_SFLAG) Inter-Process Signal 10 */
1701 #define TAL_SFLAG_IPS10             (_U_(1) << TAL_SFLAG_IPS10_Pos)
1702 #define TAL_SFLAG_IPS11_Pos         11           /**< \brief (TAL_SFLAG) Inter-Process Signal 11 */
1703 #define TAL_SFLAG_IPS11             (_U_(1) << TAL_SFLAG_IPS11_Pos)
1704 #define TAL_SFLAG_IPS12_Pos         12           /**< \brief (TAL_SFLAG) Inter-Process Signal 12 */
1705 #define TAL_SFLAG_IPS12             (_U_(1) << TAL_SFLAG_IPS12_Pos)
1706 #define TAL_SFLAG_IPS13_Pos         13           /**< \brief (TAL_SFLAG) Inter-Process Signal 13 */
1707 #define TAL_SFLAG_IPS13             (_U_(1) << TAL_SFLAG_IPS13_Pos)
1708 #define TAL_SFLAG_IPS14_Pos         14           /**< \brief (TAL_SFLAG) Inter-Process Signal 14 */
1709 #define TAL_SFLAG_IPS14             (_U_(1) << TAL_SFLAG_IPS14_Pos)
1710 #define TAL_SFLAG_IPS15_Pos         15           /**< \brief (TAL_SFLAG) Inter-Process Signal 15 */
1711 #define TAL_SFLAG_IPS15             (_U_(1) << TAL_SFLAG_IPS15_Pos)
1712 #define TAL_SFLAG_IPS16_Pos         16           /**< \brief (TAL_SFLAG) Inter-Process Signal 16 */
1713 #define TAL_SFLAG_IPS16             (_U_(1) << TAL_SFLAG_IPS16_Pos)
1714 #define TAL_SFLAG_IPS17_Pos         17           /**< \brief (TAL_SFLAG) Inter-Process Signal 17 */
1715 #define TAL_SFLAG_IPS17             (_U_(1) << TAL_SFLAG_IPS17_Pos)
1716 #define TAL_SFLAG_IPS18_Pos         18           /**< \brief (TAL_SFLAG) Inter-Process Signal 18 */
1717 #define TAL_SFLAG_IPS18             (_U_(1) << TAL_SFLAG_IPS18_Pos)
1718 #define TAL_SFLAG_IPS19_Pos         19           /**< \brief (TAL_SFLAG) Inter-Process Signal 19 */
1719 #define TAL_SFLAG_IPS19             (_U_(1) << TAL_SFLAG_IPS19_Pos)
1720 #define TAL_SFLAG_IPS20_Pos         20           /**< \brief (TAL_SFLAG) Inter-Process Signal 20 */
1721 #define TAL_SFLAG_IPS20             (_U_(1) << TAL_SFLAG_IPS20_Pos)
1722 #define TAL_SFLAG_IPS21_Pos         21           /**< \brief (TAL_SFLAG) Inter-Process Signal 21 */
1723 #define TAL_SFLAG_IPS21             (_U_(1) << TAL_SFLAG_IPS21_Pos)
1724 #define TAL_SFLAG_IPS22_Pos         22           /**< \brief (TAL_SFLAG) Inter-Process Signal 22 */
1725 #define TAL_SFLAG_IPS22             (_U_(1) << TAL_SFLAG_IPS22_Pos)
1726 #define TAL_SFLAG_IPS23_Pos         23           /**< \brief (TAL_SFLAG) Inter-Process Signal 23 */
1727 #define TAL_SFLAG_IPS23             (_U_(1) << TAL_SFLAG_IPS23_Pos)
1728 #define TAL_SFLAG_IPS24_Pos         24           /**< \brief (TAL_SFLAG) Inter-Process Signal 24 */
1729 #define TAL_SFLAG_IPS24             (_U_(1) << TAL_SFLAG_IPS24_Pos)
1730 #define TAL_SFLAG_IPS25_Pos         25           /**< \brief (TAL_SFLAG) Inter-Process Signal 25 */
1731 #define TAL_SFLAG_IPS25             (_U_(1) << TAL_SFLAG_IPS25_Pos)
1732 #define TAL_SFLAG_IPS26_Pos         26           /**< \brief (TAL_SFLAG) Inter-Process Signal 26 */
1733 #define TAL_SFLAG_IPS26             (_U_(1) << TAL_SFLAG_IPS26_Pos)
1734 #define TAL_SFLAG_IPS27_Pos         27           /**< \brief (TAL_SFLAG) Inter-Process Signal 27 */
1735 #define TAL_SFLAG_IPS27             (_U_(1) << TAL_SFLAG_IPS27_Pos)
1736 #define TAL_SFLAG_IPS28_Pos         28           /**< \brief (TAL_SFLAG) Inter-Process Signal 28 */
1737 #define TAL_SFLAG_IPS28             (_U_(1) << TAL_SFLAG_IPS28_Pos)
1738 #define TAL_SFLAG_IPS29_Pos         29           /**< \brief (TAL_SFLAG) Inter-Process Signal 29 */
1739 #define TAL_SFLAG_IPS29             (_U_(1) << TAL_SFLAG_IPS29_Pos)
1740 #define TAL_SFLAG_IPS30_Pos         30           /**< \brief (TAL_SFLAG) Inter-Process Signal 30 */
1741 #define TAL_SFLAG_IPS30             (_U_(1) << TAL_SFLAG_IPS30_Pos)
1742 #define TAL_SFLAG_IPS31_Pos         31           /**< \brief (TAL_SFLAG) Inter-Process Signal 31 */
1743 #define TAL_SFLAG_IPS31             (_U_(1) << TAL_SFLAG_IPS31_Pos)
1744 #define TAL_SFLAG_IPS_Pos           0            /**< \brief (TAL_SFLAG) Inter-Process Signal x */
1745 #define TAL_SFLAG_IPS_Msk           (_U_(0xFFFFFFFF) << TAL_SFLAG_IPS_Pos)
1746 #define TAL_SFLAG_IPS(value)        (TAL_SFLAG_IPS_Msk & ((value) << TAL_SFLAG_IPS_Pos))
1747 #define TAL_SFLAG_MASK              _U_(0xFFFFFFFF) /**< \brief (TAL_SFLAG) MASK Register */
1748
1749 /* -------- TAL_SFLAGCLRR : (TAL Offset: 0x300) (R/W  8) Inter-Process Signal Flag Bit n -------- */
1750 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1751 typedef union {
1752   struct {
1753     uint8_t  IPS:1;            /*!< bit:      0  Inter-Process Signal n             */
1754     uint8_t  :7;               /*!< bit:  1.. 7  Reserved                           */
1755   } bit;                       /*!< Structure used for bit  access                  */
1756   uint8_t reg;                 /*!< Type      used for register access              */
1757 } TAL_SFLAGCLRR_Type;
1758 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1759
1760 #define TAL_SFLAGCLRR_OFFSET        0x300        /**< \brief (TAL_SFLAGCLRR offset) Inter-Process Signal Flag Bit n */
1761 #define TAL_SFLAGCLRR_RESETVALUE    _U_(0x00)    /**< \brief (TAL_SFLAGCLRR reset_value) Inter-Process Signal Flag Bit n */
1762
1763 #define TAL_SFLAGCLRR_IPS_Pos       0            /**< \brief (TAL_SFLAGCLRR) Inter-Process Signal n */
1764 #define TAL_SFLAGCLRR_IPS           (_U_(0x1) << TAL_SFLAGCLRR_IPS_Pos)
1765 #define TAL_SFLAGCLRR_MASK          _U_(0x01)    /**< \brief (TAL_SFLAGCLRR) MASK Register */
1766
1767 /** \brief TalCpuirqs hardware registers */
1768 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1769 typedef struct {
1770   __I  TAL_CPUIRQS_Type          CPUIRQS[5];  /**< \brief Offset: 0x000 (R/  32) Interrupt Status m for CPU n */
1771        RoReg8                    Reserved1[0xC];
1772 } TalCpuirqs;
1773 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1774
1775 /** \brief TalCtis hardware registers */
1776 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1777 typedef struct {
1778   __IO TAL_CTICTRLA_Type         CTICTRLA;    /**< \brief Offset: 0x000 (R/W  8) Cross-Trigger Interface n Control A */
1779   __IO TAL_CTIMASK_Type          CTIMASK;     /**< \brief Offset: 0x001 (R/W  8) Cross-Trigger Interface n Mask */
1780 } TalCtis;
1781 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1782
1783 /** \brief TalSmasks hardware registers */
1784 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1785 typedef struct {
1786   __IO TAL_SMASK_Type            SMASK[2];    /**< \brief Offset: 0x000 (R/W 32) Inter-Process Signal Mask m for CPU n */
1787 } TalSmasks;
1788 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1789
1790 /** \brief TAL hardware registers */
1791 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1792 typedef struct {
1793   __IO TAL_CTRLA_Type            CTRLA;       /**< \brief Offset: 0x000 (R/W  8) Control A */
1794   __IO TAL_EXTCTRL_Type          EXTCTRL;     /**< \brief Offset: 0x001 (R/W  8) External Break Control */
1795        RoReg8                    Reserved1[0x2];
1796   __IO TAL_EVCTRL_Type           EVCTRL;      /**< \brief Offset: 0x004 (R/W 16) Event Control */
1797        RoReg8                    Reserved2[0x2];
1798   __IO TAL_INTENCLR_Type         INTENCLR;    /**< \brief Offset: 0x008 (R/W  8) Interrupt Enable Clear */
1799   __IO TAL_INTENSET_Type         INTENSET;    /**< \brief Offset: 0x009 (R/W  8) Interrupt Enable Set */
1800   __IO TAL_INTFLAG_Type          INTFLAG;     /**< \brief Offset: 0x00A (R/W  8) Interrupt Flag Status and Clear */
1801   __IO TAL_GLOBMASK_Type         GLOBMASK;    /**< \brief Offset: 0x00B (R/W  8) Global Break Requests Mask */
1802   __O  TAL_HALT_Type             HALT;        /**< \brief Offset: 0x00C ( /W  8) Debug Halt Request */
1803   __O  TAL_RESTART_Type          RESTART;     /**< \brief Offset: 0x00D ( /W  8) Debug Restart Request */
1804   __I  TAL_BRKSTATUS_Type        BRKSTATUS;   /**< \brief Offset: 0x00E (R/  16) Break Request Status */
1805        TalCtis                   Ctis[4];     /**< \brief Offset: 0x010 TalCtis groups [CTI_NUM] */
1806        RoReg8                    Reserved3[0x8];
1807   __I  TAL_INTSTATUS_Type        INTSTATUS[137]; /**< \brief Offset: 0x020 (R/   8) Interrupt n Status */
1808        RoReg8                    Reserved4[0x67];
1809   __IO TAL_DMACPUSEL0_Type       DMACPUSEL0;  /**< \brief Offset: 0x110 (R/W 32) DMA Channel Interrupts CPU Select 0 */
1810   __IO TAL_DMACPUSEL1_Type       DMACPUSEL1;  /**< \brief Offset: 0x114 (R/W 32) DMA Channel Interrupts CPU Select 1 */
1811   __IO TAL_EVCPUSEL0_Type        EVCPUSEL0;   /**< \brief Offset: 0x118 (R/W 32) EVSYS Channel Interrupts CPU Select 0 */
1812        RoReg8                    Reserved5[0x4];
1813   __IO TAL_EICCPUSEL0_Type       EICCPUSEL0;  /**< \brief Offset: 0x120 (R/W 32) EIC External Interrupts CPU Select 0 */
1814        RoReg8                    Reserved6[0x4];
1815   __IO TAL_INTCPUSEL0_Type       INTCPUSEL0;  /**< \brief Offset: 0x128 (R/W 32) Interrupts CPU Select 0 */
1816   __IO TAL_INTCPUSEL1_Type       INTCPUSEL1;  /**< \brief Offset: 0x12C (R/W 32) Interrupts CPU Select 1 */
1817   __IO TAL_INTCPUSEL2_Type       INTCPUSEL2;  /**< \brief Offset: 0x130 (R/W 32) Interrupts CPU Select 2 */
1818   __IO TAL_INTCPUSEL3_Type       INTCPUSEL3;  /**< \brief Offset: 0x134 (R/W 32) Interrupts CPU Select 3 */
1819   __IO TAL_INTCPUSEL4_Type       INTCPUSEL4;  /**< \brief Offset: 0x138 (R/W 32) Interrupts CPU Select 4 */
1820   __IO TAL_INTCPUSEL5_Type       INTCPUSEL5;  /**< \brief Offset: 0x13C (R/W 32) Interrupts CPU Select 5 */
1821   __IO TAL_INTCPUSEL6_Type       INTCPUSEL6;  /**< \brief Offset: 0x140 (R/W 32) Interrupts CPU Select 6 */
1822   __IO TAL_INTCPUSEL7_Type       INTCPUSEL7;  /**< \brief Offset: 0x144 (R/W 32) Interrupts CPU Select 7 */
1823   __IO TAL_INTCPUSEL8_Type       INTCPUSEL8;  /**< \brief Offset: 0x148 (R/W 32) Interrupts CPU Select 8 */
1824        RoReg8                    Reserved7[0x18];
1825   __IO TAL_IRQTRIG_Type          IRQTRIG;     /**< \brief Offset: 0x164 (R/W 32) Interrupt Trigger */
1826   __IO TAL_IRQMON_Type           IRQMON[1];   /**< \brief Offset: 0x168 (R/W 16) Interrupt Monitor Select */
1827        RoReg8                    Reserved8[0x16];
1828        TalCpuirqs                Cpuirqs[2];  /**< \brief Offset: 0x180 TalCpuirqs groups [CPU_NUM] */
1829        RoReg8                    Reserved9[0x40];
1830        TalSmasks                 Smasks[2];   /**< \brief Offset: 0x200 TalSmasks groups [CPU_NUM] */
1831        RoReg8                    Reserved10[0x10];
1832   __O  TAL_SFLAGCLR_Type         SFLAGCLR[2]; /**< \brief Offset: 0x220 ( /W 32) Inter-Process Signal Flag Clear */
1833   __O  TAL_SFLAGSET_Type         SFLAGSET[2]; /**< \brief Offset: 0x228 ( /W 32) Inter-Process Signal Flag Set */
1834   __I  TAL_SFLAG_Type            SFLAG[2];    /**< \brief Offset: 0x230 (R/  32) Inter-Process Signal Flag */
1835        RoReg8                    Reserved11[0xC8];
1836   __IO TAL_SFLAGCLRR_Type        SFLAGCLRR[64]; /**< \brief Offset: 0x300 (R/W  8) Inter-Process Signal Flag Bit n */
1837 } Tal;
1838 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1839
1840 /*@}*/
1841
1842 #endif /* _SAMD51_TAL_COMPONENT_ */