lib/arm_atsam/packs/atmel/SAMD51_DFP/1.0.70/include/component/dsu.h

   1 /**
   2  * \file
   3  *
   4  * \brief Component description for DSU
   5  *
   6  * Copyright (c) 2017 Microchip Technology Inc.
   7  *
   8  * \asf_license_start
   9  *
  10  * \page License
  11  *
  12  * SPDX-License-Identifier: Apache-2.0
  13  *
  14  * Licensed under the Apache License, Version 2.0 (the "License"); you may
  15  * not use this file except in compliance with the License.
  16  * You may obtain a copy of the Licence at
  17  *
  18  * http://www.apache.org/licenses/LICENSE-2.0
  19  *
  20  * Unless required by applicable law or agreed to in writing, software
  21  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  22  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  23  * See the License for the specific language governing permissions and
  24  * limitations under the License.
  25  *
  26  * \asf_license_stop
  27  *
  28  */
  29
  30 #ifndef _SAMD51_DSU_COMPONENT_
  31 #define _SAMD51_DSU_COMPONENT_
  32
  33 /* ========================================================================== */
  34 /**  SOFTWARE API DEFINITION FOR DSU */
  35 /* ========================================================================== */
  36 /** \addtogroup SAMD51_DSU Device Service Unit */
  37 /*@{*/
  38
  39 #define DSU_U2410
  40 #define REV_DSU                     0x100
  41
  42 /* -------- DSU_CTRL : (DSU Offset: 0x0000) ( /W  8) Control -------- */
  43 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
  44 typedef union {
  45   struct {
  46     uint8_t  SWRST:1;          /*!< bit:      0  Software Reset                     */
  47     uint8_t  :1;               /*!< bit:      1  Reserved                           */
  48     uint8_t  CRC:1;            /*!< bit:      2  32-bit Cyclic Redundancy Code      */
  49     uint8_t  MBIST:1;          /*!< bit:      3  Memory built-in self-test          */
  50     uint8_t  CE:1;             /*!< bit:      4  Chip-Erase                         */
  51     uint8_t  :1;               /*!< bit:      5  Reserved                           */
  52     uint8_t  ARR:1;            /*!< bit:      6  Auxiliary Row Read                 */
  53     uint8_t  SMSA:1;           /*!< bit:      7  Start Memory Stream Access         */
  54   } bit;                       /*!< Structure used for bit  access                  */
  55   uint8_t reg;                 /*!< Type      used for register access              */
  56 } DSU_CTRL_Type;
  57 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
  58
  59 #define DSU_CTRL_OFFSET             0x0000       /**< \brief (DSU_CTRL offset) Control */
  60 #define DSU_CTRL_RESETVALUE         _U_(0x00)    /**< \brief (DSU_CTRL reset_value) Control */
  61
  62 #define DSU_CTRL_SWRST_Pos          0            /**< \brief (DSU_CTRL) Software Reset */
  63 #define DSU_CTRL_SWRST              (_U_(0x1) << DSU_CTRL_SWRST_Pos)
  64 #define DSU_CTRL_CRC_Pos            2            /**< \brief (DSU_CTRL) 32-bit Cyclic Redundancy Code */
  65 #define DSU_CTRL_CRC                (_U_(0x1) << DSU_CTRL_CRC_Pos)
  66 #define DSU_CTRL_MBIST_Pos          3            /**< \brief (DSU_CTRL) Memory built-in self-test */
  67 #define DSU_CTRL_MBIST              (_U_(0x1) << DSU_CTRL_MBIST_Pos)
  68 #define DSU_CTRL_CE_Pos             4            /**< \brief (DSU_CTRL) Chip-Erase */
  69 #define DSU_CTRL_CE                 (_U_(0x1) << DSU_CTRL_CE_Pos)
  70 #define DSU_CTRL_ARR_Pos            6            /**< \brief (DSU_CTRL) Auxiliary Row Read */
  71 #define DSU_CTRL_ARR                (_U_(0x1) << DSU_CTRL_ARR_Pos)
  72 #define DSU_CTRL_SMSA_Pos           7            /**< \brief (DSU_CTRL) Start Memory Stream Access */
  73 #define DSU_CTRL_SMSA               (_U_(0x1) << DSU_CTRL_SMSA_Pos)
  74 #define DSU_CTRL_MASK               _U_(0xDD)    /**< \brief (DSU_CTRL) MASK Register */
  75
  76 /* -------- DSU_STATUSA : (DSU Offset: 0x0001) (R/W  8) Status A -------- */
  77 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
  78 typedef union {
  79   struct {
  80     uint8_t  DONE:1;           /*!< bit:      0  Done                               */
  81     uint8_t  CRSTEXT:1;        /*!< bit:      1  CPU Reset Phase Extension          */
  82     uint8_t  BERR:1;           /*!< bit:      2  Bus Error                          */
  83     uint8_t  FAIL:1;           /*!< bit:      3  Failure                            */
  84     uint8_t  PERR:1;           /*!< bit:      4  Protection Error                   */
  85     uint8_t  :3;               /*!< bit:  5.. 7  Reserved                           */
  86   } bit;                       /*!< Structure used for bit  access                  */
  87   uint8_t reg;                 /*!< Type      used for register access              */
  88 } DSU_STATUSA_Type;
  89 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
  90
  91 #define DSU_STATUSA_OFFSET          0x0001       /**< \brief (DSU_STATUSA offset) Status A */
  92 #define DSU_STATUSA_RESETVALUE      _U_(0x00)    /**< \brief (DSU_STATUSA reset_value) Status A */
  93
  94 #define DSU_STATUSA_DONE_Pos        0            /**< \brief (DSU_STATUSA) Done */
  95 #define DSU_STATUSA_DONE            (_U_(0x1) << DSU_STATUSA_DONE_Pos)
  96 #define DSU_STATUSA_CRSTEXT_Pos     1            /**< \brief (DSU_STATUSA) CPU Reset Phase Extension */
  97 #define DSU_STATUSA_CRSTEXT         (_U_(0x1) << DSU_STATUSA_CRSTEXT_Pos)
  98 #define DSU_STATUSA_BERR_Pos        2            /**< \brief (DSU_STATUSA) Bus Error */
  99 #define DSU_STATUSA_BERR            (_U_(0x1) << DSU_STATUSA_BERR_Pos)
 100 #define DSU_STATUSA_FAIL_Pos        3            /**< \brief (DSU_STATUSA) Failure */
 101 #define DSU_STATUSA_FAIL            (_U_(0x1) << DSU_STATUSA_FAIL_Pos)
 102 #define DSU_STATUSA_PERR_Pos        4            /**< \brief (DSU_STATUSA) Protection Error */
 103 #define DSU_STATUSA_PERR            (_U_(0x1) << DSU_STATUSA_PERR_Pos)
 104 #define DSU_STATUSA_MASK            _U_(0x1F)    /**< \brief (DSU_STATUSA) MASK Register */
 105
 106 /* -------- DSU_STATUSB : (DSU Offset: 0x0002) (R/   8) Status B -------- */
 107 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 108 typedef union {
 109   struct {
 110     uint8_t  PROT:1;           /*!< bit:      0  Protected                          */
 111     uint8_t  DBGPRES:1;        /*!< bit:      1  Debugger Present                   */
 112     uint8_t  DCCD0:1;          /*!< bit:      2  Debug Communication Channel 0 Dirty */
 113     uint8_t  DCCD1:1;          /*!< bit:      3  Debug Communication Channel 1 Dirty */
 114     uint8_t  HPE:1;            /*!< bit:      4  Hot-Plugging Enable                */
 115     uint8_t  CELCK:1;          /*!< bit:      5  Chip Erase Locked                  */
 116     uint8_t  TDCCD0:1;         /*!< bit:      6  Test Debug Communication Channel 0 Dirty */
 117     uint8_t  TDCCD1:1;         /*!< bit:      7  Test Debug Communication Channel 1 Dirty */
 118   } bit;                       /*!< Structure used for bit  access                  */
 119   struct {
 120     uint8_t  :2;               /*!< bit:  0.. 1  Reserved                           */
 121     uint8_t  DCCD:2;           /*!< bit:  2.. 3  Debug Communication Channel x Dirty */
 122     uint8_t  :2;               /*!< bit:  4.. 5  Reserved                           */
 123     uint8_t  TDCCD:2;          /*!< bit:  6.. 7  Test Debug Communication Channel x Dirty */
 124   } vec;                       /*!< Structure used for vec  access                  */
 125   uint8_t reg;                 /*!< Type      used for register access              */
 126 } DSU_STATUSB_Type;
 127 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 128
 129 #define DSU_STATUSB_OFFSET          0x0002       /**< \brief (DSU_STATUSB offset) Status B */
 130 #define DSU_STATUSB_RESETVALUE      _U_(0x00)    /**< \brief (DSU_STATUSB reset_value) Status B */
 131
 132 #define DSU_STATUSB_PROT_Pos        0            /**< \brief (DSU_STATUSB) Protected */
 133 #define DSU_STATUSB_PROT            (_U_(0x1) << DSU_STATUSB_PROT_Pos)
 134 #define DSU_STATUSB_DBGPRES_Pos     1            /**< \brief (DSU_STATUSB) Debugger Present */
 135 #define DSU_STATUSB_DBGPRES         (_U_(0x1) << DSU_STATUSB_DBGPRES_Pos)
 136 #define DSU_STATUSB_DCCD0_Pos       2            /**< \brief (DSU_STATUSB) Debug Communication Channel 0 Dirty */
 137 #define DSU_STATUSB_DCCD0           (_U_(1) << DSU_STATUSB_DCCD0_Pos)
 138 #define DSU_STATUSB_DCCD1_Pos       3            /**< \brief (DSU_STATUSB) Debug Communication Channel 1 Dirty */
 139 #define DSU_STATUSB_DCCD1           (_U_(1) << DSU_STATUSB_DCCD1_Pos)
 140 #define DSU_STATUSB_DCCD_Pos        2            /**< \brief (DSU_STATUSB) Debug Communication Channel x Dirty */
 141 #define DSU_STATUSB_DCCD_Msk        (_U_(0x3) << DSU_STATUSB_DCCD_Pos)
 142 #define DSU_STATUSB_DCCD(value)     (DSU_STATUSB_DCCD_Msk & ((value) << DSU_STATUSB_DCCD_Pos))
 143 #define DSU_STATUSB_HPE_Pos         4            /**< \brief (DSU_STATUSB) Hot-Plugging Enable */
 144 #define DSU_STATUSB_HPE             (_U_(0x1) << DSU_STATUSB_HPE_Pos)
 145 #define DSU_STATUSB_CELCK_Pos       5            /**< \brief (DSU_STATUSB) Chip Erase Locked */
 146 #define DSU_STATUSB_CELCK           (_U_(0x1) << DSU_STATUSB_CELCK_Pos)
 147 #define DSU_STATUSB_TDCCD0_Pos      6            /**< \brief (DSU_STATUSB) Test Debug Communication Channel 0 Dirty */
 148 #define DSU_STATUSB_TDCCD0          (_U_(1) << DSU_STATUSB_TDCCD0_Pos)
 149 #define DSU_STATUSB_TDCCD1_Pos      7            /**< \brief (DSU_STATUSB) Test Debug Communication Channel 1 Dirty */
 150 #define DSU_STATUSB_TDCCD1          (_U_(1) << DSU_STATUSB_TDCCD1_Pos)
 151 #define DSU_STATUSB_TDCCD_Pos       6            /**< \brief (DSU_STATUSB) Test Debug Communication Channel x Dirty */
 152 #define DSU_STATUSB_TDCCD_Msk       (_U_(0x3) << DSU_STATUSB_TDCCD_Pos)
 153 #define DSU_STATUSB_TDCCD(value)    (DSU_STATUSB_TDCCD_Msk & ((value) << DSU_STATUSB_TDCCD_Pos))
 154 #define DSU_STATUSB_MASK            _U_(0xFF)    /**< \brief (DSU_STATUSB) MASK Register */
 155
 156 /* -------- DSU_ADDR : (DSU Offset: 0x0004) (R/W 32) Address -------- */
 157 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 158 typedef union {
 159   struct {
 160     uint32_t AMOD:2;           /*!< bit:  0.. 1  Access Mode                        */
 161     uint32_t ADDR:30;          /*!< bit:  2..31  Address                            */
 162   } bit;                       /*!< Structure used for bit  access                  */
 163   uint32_t reg;                /*!< Type      used for register access              */
 164 } DSU_ADDR_Type;
 165 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 166
 167 #define DSU_ADDR_OFFSET             0x0004       /**< \brief (DSU_ADDR offset) Address */
 168 #define DSU_ADDR_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_ADDR reset_value) Address */
 169
 170 #define DSU_ADDR_AMOD_Pos           0            /**< \brief (DSU_ADDR) Access Mode */
 171 #define DSU_ADDR_AMOD_Msk           (_U_(0x3) << DSU_ADDR_AMOD_Pos)
 172 #define DSU_ADDR_AMOD(value)        (DSU_ADDR_AMOD_Msk & ((value) << DSU_ADDR_AMOD_Pos))
 173 #define DSU_ADDR_ADDR_Pos           2            /**< \brief (DSU_ADDR) Address */
 174 #define DSU_ADDR_ADDR_Msk           (_U_(0x3FFFFFFF) << DSU_ADDR_ADDR_Pos)
 175 #define DSU_ADDR_ADDR(value)        (DSU_ADDR_ADDR_Msk & ((value) << DSU_ADDR_ADDR_Pos))
 176 #define DSU_ADDR_MASK               _U_(0xFFFFFFFF) /**< \brief (DSU_ADDR) MASK Register */
 177
 178 /* -------- DSU_LENGTH : (DSU Offset: 0x0008) (R/W 32) Length -------- */
 179 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 180 typedef union {
 181   struct {
 182     uint32_t :2;               /*!< bit:  0.. 1  Reserved                           */
 183     uint32_t LENGTH:30;        /*!< bit:  2..31  Length                             */
 184   } bit;                       /*!< Structure used for bit  access                  */
 185   uint32_t reg;                /*!< Type      used for register access              */
 186 } DSU_LENGTH_Type;
 187 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 188
 189 #define DSU_LENGTH_OFFSET           0x0008       /**< \brief (DSU_LENGTH offset) Length */
 190 #define DSU_LENGTH_RESETVALUE       _U_(0x00000000) /**< \brief (DSU_LENGTH reset_value) Length */
 191
 192 #define DSU_LENGTH_LENGTH_Pos       2            /**< \brief (DSU_LENGTH) Length */
 193 #define DSU_LENGTH_LENGTH_Msk       (_U_(0x3FFFFFFF) << DSU_LENGTH_LENGTH_Pos)
 194 #define DSU_LENGTH_LENGTH(value)    (DSU_LENGTH_LENGTH_Msk & ((value) << DSU_LENGTH_LENGTH_Pos))
 195 #define DSU_LENGTH_MASK             _U_(0xFFFFFFFC) /**< \brief (DSU_LENGTH) MASK Register */
 196
 197 /* -------- DSU_DATA : (DSU Offset: 0x000C) (R/W 32) Data -------- */
 198 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 199 typedef union {
 200   struct {
 201     uint32_t DATA:32;          /*!< bit:  0..31  Data                               */
 202   } bit;                       /*!< Structure used for bit  access                  */
 203   uint32_t reg;                /*!< Type      used for register access              */
 204 } DSU_DATA_Type;
 205 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 206
 207 #define DSU_DATA_OFFSET             0x000C       /**< \brief (DSU_DATA offset) Data */
 208 #define DSU_DATA_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_DATA reset_value) Data */
 209
 210 #define DSU_DATA_DATA_Pos           0            /**< \brief (DSU_DATA) Data */
 211 #define DSU_DATA_DATA_Msk           (_U_(0xFFFFFFFF) << DSU_DATA_DATA_Pos)
 212 #define DSU_DATA_DATA(value)        (DSU_DATA_DATA_Msk & ((value) << DSU_DATA_DATA_Pos))
 213 #define DSU_DATA_MASK               _U_(0xFFFFFFFF) /**< \brief (DSU_DATA) MASK Register */
 214
 215 /* -------- DSU_DCC : (DSU Offset: 0x0010) (R/W 32) Debug Communication Channel n -------- */
 216 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 217 typedef union {
 218   struct {
 219     uint32_t DATA:32;          /*!< bit:  0..31  Data                               */
 220   } bit;                       /*!< Structure used for bit  access                  */
 221   uint32_t reg;                /*!< Type      used for register access              */
 222 } DSU_DCC_Type;
 223 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 224
 225 #define DSU_DCC_OFFSET              0x0010       /**< \brief (DSU_DCC offset) Debug Communication Channel n */
 226 #define DSU_DCC_RESETVALUE          _U_(0x00000000) /**< \brief (DSU_DCC reset_value) Debug Communication Channel n */
 227
 228 #define DSU_DCC_DATA_Pos            0            /**< \brief (DSU_DCC) Data */
 229 #define DSU_DCC_DATA_Msk            (_U_(0xFFFFFFFF) << DSU_DCC_DATA_Pos)
 230 #define DSU_DCC_DATA(value)         (DSU_DCC_DATA_Msk & ((value) << DSU_DCC_DATA_Pos))
 231 #define DSU_DCC_MASK                _U_(0xFFFFFFFF) /**< \brief (DSU_DCC) MASK Register */
 232
 233 /* -------- DSU_DID : (DSU Offset: 0x0018) (R/  32) Device Identification -------- */
 234 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 235 typedef union {
 236   struct {
 237     uint32_t DEVSEL:8;         /*!< bit:  0.. 7  Device Select                      */
 238     uint32_t REVISION:4;       /*!< bit:  8..11  Revision Number                    */
 239     uint32_t DIE:4;            /*!< bit: 12..15  Die Number                         */
 240     uint32_t SERIES:6;         /*!< bit: 16..21  Series                             */
 241     uint32_t :1;               /*!< bit:     22  Reserved                           */
 242     uint32_t FAMILY:5;         /*!< bit: 23..27  Family                             */
 243     uint32_t PROCESSOR:4;      /*!< bit: 28..31  Processor                          */
 244   } bit;                       /*!< Structure used for bit  access                  */
 245   uint32_t reg;                /*!< Type      used for register access              */
 246 } DSU_DID_Type;
 247 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 248
 249 #define DSU_DID_OFFSET              0x0018       /**< \brief (DSU_DID offset) Device Identification */
 250
 251 #define DSU_DID_DEVSEL_Pos          0            /**< \brief (DSU_DID) Device Select */
 252 #define DSU_DID_DEVSEL_Msk          (_U_(0xFF) << DSU_DID_DEVSEL_Pos)
 253 #define DSU_DID_DEVSEL(value)       (DSU_DID_DEVSEL_Msk & ((value) << DSU_DID_DEVSEL_Pos))
 254 #define DSU_DID_REVISION_Pos        8            /**< \brief (DSU_DID) Revision Number */
 255 #define DSU_DID_REVISION_Msk        (_U_(0xF) << DSU_DID_REVISION_Pos)
 256 #define DSU_DID_REVISION(value)     (DSU_DID_REVISION_Msk & ((value) << DSU_DID_REVISION_Pos))
 257 #define DSU_DID_DIE_Pos             12           /**< \brief (DSU_DID) Die Number */
 258 #define DSU_DID_DIE_Msk             (_U_(0xF) << DSU_DID_DIE_Pos)
 259 #define DSU_DID_DIE(value)          (DSU_DID_DIE_Msk & ((value) << DSU_DID_DIE_Pos))
 260 #define DSU_DID_SERIES_Pos          16           /**< \brief (DSU_DID) Series */
 261 #define DSU_DID_SERIES_Msk          (_U_(0x3F) << DSU_DID_SERIES_Pos)
 262 #define DSU_DID_SERIES(value)       (DSU_DID_SERIES_Msk & ((value) << DSU_DID_SERIES_Pos))
 263 #define   DSU_DID_SERIES_0_Val            _U_(0x0)   /**< \brief (DSU_DID) Cortex-M0+ processor, basic feature set */
 264 #define   DSU_DID_SERIES_1_Val            _U_(0x1)   /**< \brief (DSU_DID) Cortex-M0+ processor, USB */
 265 #define DSU_DID_SERIES_0            (DSU_DID_SERIES_0_Val          << DSU_DID_SERIES_Pos)
 266 #define DSU_DID_SERIES_1            (DSU_DID_SERIES_1_Val          << DSU_DID_SERIES_Pos)
 267 #define DSU_DID_FAMILY_Pos          23           /**< \brief (DSU_DID) Family */
 268 #define DSU_DID_FAMILY_Msk          (_U_(0x1F) << DSU_DID_FAMILY_Pos)
 269 #define DSU_DID_FAMILY(value)       (DSU_DID_FAMILY_Msk & ((value) << DSU_DID_FAMILY_Pos))
 270 #define   DSU_DID_FAMILY_0_Val            _U_(0x0)   /**< \brief (DSU_DID) General purpose microcontroller */
 271 #define   DSU_DID_FAMILY_1_Val            _U_(0x1)   /**< \brief (DSU_DID) PicoPower */
 272 #define DSU_DID_FAMILY_0            (DSU_DID_FAMILY_0_Val          << DSU_DID_FAMILY_Pos)
 273 #define DSU_DID_FAMILY_1            (DSU_DID_FAMILY_1_Val          << DSU_DID_FAMILY_Pos)
 274 #define DSU_DID_PROCESSOR_Pos       28           /**< \brief (DSU_DID) Processor */
 275 #define DSU_DID_PROCESSOR_Msk       (_U_(0xF) << DSU_DID_PROCESSOR_Pos)
 276 #define DSU_DID_PROCESSOR(value)    (DSU_DID_PROCESSOR_Msk & ((value) << DSU_DID_PROCESSOR_Pos))
 277 #define   DSU_DID_PROCESSOR_CM0P_Val      _U_(0x1)   /**< \brief (DSU_DID) Cortex-M0+ */
 278 #define   DSU_DID_PROCESSOR_CM23_Val      _U_(0x2)   /**< \brief (DSU_DID) Cortex-M23 */
 279 #define   DSU_DID_PROCESSOR_CM3_Val       _U_(0x3)   /**< \brief (DSU_DID) Cortex-M3 */
 280 #define   DSU_DID_PROCESSOR_CM4_Val       _U_(0x5)   /**< \brief (DSU_DID) Cortex-M4 */
 281 #define   DSU_DID_PROCESSOR_CM4F_Val      _U_(0x6)   /**< \brief (DSU_DID) Cortex-M4 with FPU */
 282 #define   DSU_DID_PROCESSOR_CM33_Val      _U_(0x7)   /**< \brief (DSU_DID) Cortex-M33 */
 283 #define DSU_DID_PROCESSOR_CM0P      (DSU_DID_PROCESSOR_CM0P_Val    << DSU_DID_PROCESSOR_Pos)
 284 #define DSU_DID_PROCESSOR_CM23      (DSU_DID_PROCESSOR_CM23_Val    << DSU_DID_PROCESSOR_Pos)
 285 #define DSU_DID_PROCESSOR_CM3       (DSU_DID_PROCESSOR_CM3_Val     << DSU_DID_PROCESSOR_Pos)
 286 #define DSU_DID_PROCESSOR_CM4       (DSU_DID_PROCESSOR_CM4_Val     << DSU_DID_PROCESSOR_Pos)
 287 #define DSU_DID_PROCESSOR_CM4F      (DSU_DID_PROCESSOR_CM4F_Val    << DSU_DID_PROCESSOR_Pos)
 288 #define DSU_DID_PROCESSOR_CM33      (DSU_DID_PROCESSOR_CM33_Val    << DSU_DID_PROCESSOR_Pos)
 289 #define DSU_DID_MASK                _U_(0xFFBFFFFF) /**< \brief (DSU_DID) MASK Register */
 290
 291 /* -------- DSU_CFG : (DSU Offset: 0x001C) (R/W 32) Configuration -------- */
 292 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 293 typedef union {
 294   struct {
 295     uint32_t LQOS:2;           /*!< bit:  0.. 1  Latency Quality Of Service         */
 296     uint32_t DCCDMALEVEL:2;    /*!< bit:  2.. 3  DMA Trigger Level                  */
 297     uint32_t ETBRAMEN:1;       /*!< bit:      4  Trace Control                      */
 298     uint32_t :27;              /*!< bit:  5..31  Reserved                           */
 299   } bit;                       /*!< Structure used for bit  access                  */
 300   uint32_t reg;                /*!< Type      used for register access              */
 301 } DSU_CFG_Type;
 302 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 303
 304 #define DSU_CFG_OFFSET              0x001C       /**< \brief (DSU_CFG offset) Configuration */
 305 #define DSU_CFG_RESETVALUE          _U_(0x00000002) /**< \brief (DSU_CFG reset_value) Configuration */
 306
 307 #define DSU_CFG_LQOS_Pos            0            /**< \brief (DSU_CFG) Latency Quality Of Service */
 308 #define DSU_CFG_LQOS_Msk            (_U_(0x3) << DSU_CFG_LQOS_Pos)
 309 #define DSU_CFG_LQOS(value)         (DSU_CFG_LQOS_Msk & ((value) << DSU_CFG_LQOS_Pos))
 310 #define DSU_CFG_DCCDMALEVEL_Pos     2            /**< \brief (DSU_CFG) DMA Trigger Level */
 311 #define DSU_CFG_DCCDMALEVEL_Msk     (_U_(0x3) << DSU_CFG_DCCDMALEVEL_Pos)
 312 #define DSU_CFG_DCCDMALEVEL(value)  (DSU_CFG_DCCDMALEVEL_Msk & ((value) << DSU_CFG_DCCDMALEVEL_Pos))
 313 #define   DSU_CFG_DCCDMALEVEL_EMPTY_Val   _U_(0x0)   /**< \brief (DSU_CFG) Trigger rises when DCC is empty */
 314 #define   DSU_CFG_DCCDMALEVEL_FULL_Val    _U_(0x1)   /**< \brief (DSU_CFG) Trigger rises when DCC is full */
 315 #define DSU_CFG_DCCDMALEVEL_EMPTY   (DSU_CFG_DCCDMALEVEL_EMPTY_Val << DSU_CFG_DCCDMALEVEL_Pos)
 316 #define DSU_CFG_DCCDMALEVEL_FULL    (DSU_CFG_DCCDMALEVEL_FULL_Val  << DSU_CFG_DCCDMALEVEL_Pos)
 317 #define DSU_CFG_ETBRAMEN_Pos        4            /**< \brief (DSU_CFG) Trace Control */
 318 #define DSU_CFG_ETBRAMEN            (_U_(0x1) << DSU_CFG_ETBRAMEN_Pos)
 319 #define DSU_CFG_MASK                _U_(0x0000001F) /**< \brief (DSU_CFG) MASK Register */
 320
 321 /* -------- DSU_MBCTRL : (DSU Offset: 0x0040) (R/W 32) MBIST Control -------- */
 322 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 323 typedef union {
 324   struct {
 325     uint32_t SWRST:1;          /*!< bit:      0  MBIST Software Reset               */
 326     uint32_t ENABLE:1;         /*!< bit:      1  MBIST Enable                       */
 327     uint32_t :30;              /*!< bit:  2..31  Reserved                           */
 328   } bit;                       /*!< Structure used for bit  access                  */
 329   uint32_t reg;                /*!< Type      used for register access              */
 330 } DSU_MBCTRL_Type;
 331 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 332
 333 #define DSU_MBCTRL_OFFSET           0x0040       /**< \brief (DSU_MBCTRL offset) MBIST Control */
 334 #define DSU_MBCTRL_RESETVALUE       _U_(0x00000000) /**< \brief (DSU_MBCTRL reset_value) MBIST Control */
 335
 336 #define DSU_MBCTRL_SWRST_Pos        0            /**< \brief (DSU_MBCTRL) MBIST Software Reset */
 337 #define DSU_MBCTRL_SWRST            (_U_(0x1) << DSU_MBCTRL_SWRST_Pos)
 338 #define DSU_MBCTRL_ENABLE_Pos       1            /**< \brief (DSU_MBCTRL) MBIST Enable */
 339 #define DSU_MBCTRL_ENABLE           (_U_(0x1) << DSU_MBCTRL_ENABLE_Pos)
 340 #define DSU_MBCTRL_MASK             _U_(0x00000003) /**< \brief (DSU_MBCTRL) MASK Register */
 341
 342 /* -------- DSU_MBCONFIG : (DSU Offset: 0x0044) (R/W 32) MBIST Configuration -------- */
 343 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 344 typedef union {
 345   struct {
 346     uint32_t ALGO:5;           /*!< bit:  0.. 4  MBIST Algorithm                    */
 347     uint32_t :1;               /*!< bit:      5  Reserved                           */
 348     uint32_t DEFRDMARGIN:1;    /*!< bit:      6  Force Default Read Margin          */
 349     uint32_t DBG:1;            /*!< bit:      7  Enable Debug Mode                  */
 350     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
 351   } bit;                       /*!< Structure used for bit  access                  */
 352   uint32_t reg;                /*!< Type      used for register access              */
 353 } DSU_MBCONFIG_Type;
 354 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 355
 356 #define DSU_MBCONFIG_OFFSET         0x0044       /**< \brief (DSU_MBCONFIG offset) MBIST Configuration */
 357 #define DSU_MBCONFIG_RESETVALUE     _U_(0x00000000) /**< \brief (DSU_MBCONFIG reset_value) MBIST Configuration */
 358
 359 #define DSU_MBCONFIG_ALGO_Pos       0            /**< \brief (DSU_MBCONFIG) MBIST Algorithm */
 360 #define DSU_MBCONFIG_ALGO_Msk       (_U_(0x1F) << DSU_MBCONFIG_ALGO_Pos)
 361 #define DSU_MBCONFIG_ALGO(value)    (DSU_MBCONFIG_ALGO_Msk & ((value) << DSU_MBCONFIG_ALGO_Pos))
 362 #define   DSU_MBCONFIG_ALGO_MEMCLEAR_Val  _U_(0x0)   /**< \brief (DSU_MBCONFIG) Memory Clear (1n) */
 363 #define   DSU_MBCONFIG_ALGO_VERIFY_Val    _U_(0x1)   /**< \brief (DSU_MBCONFIG) Memory Verify (1n) */
 364 #define   DSU_MBCONFIG_ALGO_CLEARVER_Val  _U_(0x2)   /**< \brief (DSU_MBCONFIG) Memory Clear and Verify (2n) */
 365 #define   DSU_MBCONFIG_ALGO_ADDR_DEC_Val  _U_(0x3)   /**< \brief (DSU_MBCONFIG) Address Decoder (2n) */
 366 #define   DSU_MBCONFIG_ALGO_MARCH_LR_Val  _U_(0x4)   /**< \brief (DSU_MBCONFIG) March LR (14n) */
 367 #define   DSU_MBCONFIG_ALGO_MARCH_SR_Val  _U_(0x5)   /**< \brief (DSU_MBCONFIG) March SR (14n) */
 368 #define   DSU_MBCONFIG_ALGO_MARCH_SS_Val  _U_(0x6)   /**< \brief (DSU_MBCONFIG) March SS (22n) */
 369 #define   DSU_MBCONFIG_ALGO_CRC_UP_Val    _U_(0x8)   /**< \brief (DSU_MBCONFIG) CRC increasing address (1n) */
 370 #define   DSU_MBCONFIG_ALGO_CRC_DOWN_Val  _U_(0x9)   /**< \brief (DSU_MBCONFIG) CRC decreasing address (1n) */
 371 #define DSU_MBCONFIG_ALGO_MEMCLEAR  (DSU_MBCONFIG_ALGO_MEMCLEAR_Val << DSU_MBCONFIG_ALGO_Pos)
 372 #define DSU_MBCONFIG_ALGO_VERIFY    (DSU_MBCONFIG_ALGO_VERIFY_Val  << DSU_MBCONFIG_ALGO_Pos)
 373 #define DSU_MBCONFIG_ALGO_CLEARVER  (DSU_MBCONFIG_ALGO_CLEARVER_Val << DSU_MBCONFIG_ALGO_Pos)
 374 #define DSU_MBCONFIG_ALGO_ADDR_DEC  (DSU_MBCONFIG_ALGO_ADDR_DEC_Val << DSU_MBCONFIG_ALGO_Pos)
 375 #define DSU_MBCONFIG_ALGO_MARCH_LR  (DSU_MBCONFIG_ALGO_MARCH_LR_Val << DSU_MBCONFIG_ALGO_Pos)
 376 #define DSU_MBCONFIG_ALGO_MARCH_SR  (DSU_MBCONFIG_ALGO_MARCH_SR_Val << DSU_MBCONFIG_ALGO_Pos)
 377 #define DSU_MBCONFIG_ALGO_MARCH_SS  (DSU_MBCONFIG_ALGO_MARCH_SS_Val << DSU_MBCONFIG_ALGO_Pos)
 378 #define DSU_MBCONFIG_ALGO_CRC_UP    (DSU_MBCONFIG_ALGO_CRC_UP_Val  << DSU_MBCONFIG_ALGO_Pos)
 379 #define DSU_MBCONFIG_ALGO_CRC_DOWN  (DSU_MBCONFIG_ALGO_CRC_DOWN_Val << DSU_MBCONFIG_ALGO_Pos)
 380 #define DSU_MBCONFIG_DEFRDMARGIN_Pos 6            /**< \brief (DSU_MBCONFIG) Force Default Read Margin */
 381 #define DSU_MBCONFIG_DEFRDMARGIN    (_U_(0x1) << DSU_MBCONFIG_DEFRDMARGIN_Pos)
 382 #define DSU_MBCONFIG_DBG_Pos        7            /**< \brief (DSU_MBCONFIG) Enable Debug Mode */
 383 #define DSU_MBCONFIG_DBG            (_U_(0x1) << DSU_MBCONFIG_DBG_Pos)
 384 #define DSU_MBCONFIG_MASK           _U_(0x000000DF) /**< \brief (DSU_MBCONFIG) MASK Register */
 385
 386 /* -------- DSU_MBWORD : (DSU Offset: 0x0048) (R/W 32) MBIST Background Word -------- */
 387 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 388 typedef union {
 389   struct {
 390     uint32_t DATA:32;          /*!< bit:  0..31  MBIST Background Word              */
 391   } bit;                       /*!< Structure used for bit  access                  */
 392   uint32_t reg;                /*!< Type      used for register access              */
 393 } DSU_MBWORD_Type;
 394 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 395
 396 #define DSU_MBWORD_OFFSET           0x0048       /**< \brief (DSU_MBWORD offset) MBIST Background Word */
 397 #define DSU_MBWORD_RESETVALUE       _U_(0x00000000) /**< \brief (DSU_MBWORD reset_value) MBIST Background Word */
 398
 399 #define DSU_MBWORD_DATA_Pos         0            /**< \brief (DSU_MBWORD) MBIST Background Word */
 400 #define DSU_MBWORD_DATA_Msk         (_U_(0xFFFFFFFF) << DSU_MBWORD_DATA_Pos)
 401 #define DSU_MBWORD_DATA(value)      (DSU_MBWORD_DATA_Msk & ((value) << DSU_MBWORD_DATA_Pos))
 402 #define DSU_MBWORD_MASK             _U_(0xFFFFFFFF) /**< \brief (DSU_MBWORD) MASK Register */
 403
 404 /* -------- DSU_MBGSTAT : (DSU Offset: 0x004C) (R/W 32) MBIST Global Status -------- */
 405 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 406 typedef union {
 407   struct {
 408     uint32_t ALLDONE:1;        /*!< bit:      0  MBIST Completed                    */
 409     uint32_t FAILED:1;         /*!< bit:      1  MBIST Failed                       */
 410     uint32_t ERRINFO:1;        /*!< bit:      2  MBIST Error Info Present           */
 411     uint32_t CONFIGURED:1;     /*!< bit:      3  MBIST Configuration Sent           */
 412     uint32_t :28;              /*!< bit:  4..31  Reserved                           */
 413   } bit;                       /*!< Structure used for bit  access                  */
 414   uint32_t reg;                /*!< Type      used for register access              */
 415 } DSU_MBGSTAT_Type;
 416 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 417
 418 #define DSU_MBGSTAT_OFFSET          0x004C       /**< \brief (DSU_MBGSTAT offset) MBIST Global Status */
 419 #define DSU_MBGSTAT_RESETVALUE      _U_(0x00000000) /**< \brief (DSU_MBGSTAT reset_value) MBIST Global Status */
 420
 421 #define DSU_MBGSTAT_ALLDONE_Pos     0            /**< \brief (DSU_MBGSTAT) MBIST Completed */
 422 #define DSU_MBGSTAT_ALLDONE         (_U_(0x1) << DSU_MBGSTAT_ALLDONE_Pos)
 423 #define DSU_MBGSTAT_FAILED_Pos      1            /**< \brief (DSU_MBGSTAT) MBIST Failed */
 424 #define DSU_MBGSTAT_FAILED          (_U_(0x1) << DSU_MBGSTAT_FAILED_Pos)
 425 #define DSU_MBGSTAT_ERRINFO_Pos     2            /**< \brief (DSU_MBGSTAT) MBIST Error Info Present */
 426 #define DSU_MBGSTAT_ERRINFO         (_U_(0x1) << DSU_MBGSTAT_ERRINFO_Pos)
 427 #define DSU_MBGSTAT_CONFIGURED_Pos  3            /**< \brief (DSU_MBGSTAT) MBIST Configuration Sent */
 428 #define DSU_MBGSTAT_CONFIGURED      (_U_(0x1) << DSU_MBGSTAT_CONFIGURED_Pos)
 429 #define DSU_MBGSTAT_MASK            _U_(0x0000000F) /**< \brief (DSU_MBGSTAT) MASK Register */
 430
 431 /* -------- DSU_MBDFAIL : (DSU Offset: 0x0050) (R/  32) MBIST Fail Data -------- */
 432 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 433 typedef union {
 434   struct {
 435     uint32_t DATA:32;          /*!< bit:  0..31  Error Data Read                    */
 436   } bit;                       /*!< Structure used for bit  access                  */
 437   uint32_t reg;                /*!< Type      used for register access              */
 438 } DSU_MBDFAIL_Type;
 439 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 440
 441 #define DSU_MBDFAIL_OFFSET          0x0050       /**< \brief (DSU_MBDFAIL offset) MBIST Fail Data */
 442 #define DSU_MBDFAIL_RESETVALUE      _U_(0x00000000) /**< \brief (DSU_MBDFAIL reset_value) MBIST Fail Data */
 443
 444 #define DSU_MBDFAIL_DATA_Pos        0            /**< \brief (DSU_MBDFAIL) Error Data Read */
 445 #define DSU_MBDFAIL_DATA_Msk        (_U_(0xFFFFFFFF) << DSU_MBDFAIL_DATA_Pos)
 446 #define DSU_MBDFAIL_DATA(value)     (DSU_MBDFAIL_DATA_Msk & ((value) << DSU_MBDFAIL_DATA_Pos))
 447 #define DSU_MBDFAIL_MASK            _U_(0xFFFFFFFF) /**< \brief (DSU_MBDFAIL) MASK Register */
 448
 449 /* -------- DSU_MBDEXP : (DSU Offset: 0x0054) (R/  32) MBIST Expected Data -------- */
 450 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 451 typedef union {
 452   struct {
 453     uint32_t DATA:32;          /*!< bit:  0..31  Expected Data                      */
 454   } bit;                       /*!< Structure used for bit  access                  */
 455   uint32_t reg;                /*!< Type      used for register access              */
 456 } DSU_MBDEXP_Type;
 457 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 458
 459 #define DSU_MBDEXP_OFFSET           0x0054       /**< \brief (DSU_MBDEXP offset) MBIST Expected Data */
 460 #define DSU_MBDEXP_RESETVALUE       _U_(0x00000000) /**< \brief (DSU_MBDEXP reset_value) MBIST Expected Data */
 461
 462 #define DSU_MBDEXP_DATA_Pos         0            /**< \brief (DSU_MBDEXP) Expected Data */
 463 #define DSU_MBDEXP_DATA_Msk         (_U_(0xFFFFFFFF) << DSU_MBDEXP_DATA_Pos)
 464 #define DSU_MBDEXP_DATA(value)      (DSU_MBDEXP_DATA_Msk & ((value) << DSU_MBDEXP_DATA_Pos))
 465 #define DSU_MBDEXP_MASK             _U_(0xFFFFFFFF) /**< \brief (DSU_MBDEXP) MASK Register */
 466
 467 /* -------- DSU_MBAFAIL : (DSU Offset: 0x0058) (R/  32) MBIST Fail Address -------- */
 468 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 469 typedef union {
 470   struct {
 471     uint32_t ADDR:14;          /*!< bit:  0..13  Error Address                      */
 472     uint32_t :18;              /*!< bit: 14..31  Reserved                           */
 473   } bit;                       /*!< Structure used for bit  access                  */
 474   uint32_t reg;                /*!< Type      used for register access              */
 475 } DSU_MBAFAIL_Type;
 476 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 477
 478 #define DSU_MBAFAIL_OFFSET          0x0058       /**< \brief (DSU_MBAFAIL offset) MBIST Fail Address */
 479 #define DSU_MBAFAIL_RESETVALUE      _U_(0x00000000) /**< \brief (DSU_MBAFAIL reset_value) MBIST Fail Address */
 480
 481 #define DSU_MBAFAIL_ADDR_Pos        0            /**< \brief (DSU_MBAFAIL) Error Address */
 482 #define DSU_MBAFAIL_ADDR_Msk        (_U_(0x3FFF) << DSU_MBAFAIL_ADDR_Pos)
 483 #define DSU_MBAFAIL_ADDR(value)     (DSU_MBAFAIL_ADDR_Msk & ((value) << DSU_MBAFAIL_ADDR_Pos))
 484 #define DSU_MBAFAIL_MASK            _U_(0x00003FFF) /**< \brief (DSU_MBAFAIL) MASK Register */
 485
 486 /* -------- DSU_MBCONTEXT : (DSU Offset: 0x005C) (R/  32) MBIST Fail Context -------- */
 487 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 488 typedef union {
 489   struct {
 490     uint32_t SUBSTEP:5;        /*!< bit:  0.. 4  Algorithm Sub-step                 */
 491     uint32_t STEP:5;           /*!< bit:  5.. 9  Algorithm Step                     */
 492     uint32_t PORT:1;           /*!< bit:     10  DPRAM Port Index                   */
 493     uint32_t :21;              /*!< bit: 11..31  Reserved                           */
 494   } bit;                       /*!< Structure used for bit  access                  */
 495   uint32_t reg;                /*!< Type      used for register access              */
 496 } DSU_MBCONTEXT_Type;
 497 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 498
 499 #define DSU_MBCONTEXT_OFFSET        0x005C       /**< \brief (DSU_MBCONTEXT offset) MBIST Fail Context */
 500 #define DSU_MBCONTEXT_RESETVALUE    _U_(0x00000000) /**< \brief (DSU_MBCONTEXT reset_value) MBIST Fail Context */
 501
 502 #define DSU_MBCONTEXT_SUBSTEP_Pos   0            /**< \brief (DSU_MBCONTEXT) Algorithm Sub-step */
 503 #define DSU_MBCONTEXT_SUBSTEP_Msk   (_U_(0x1F) << DSU_MBCONTEXT_SUBSTEP_Pos)
 504 #define DSU_MBCONTEXT_SUBSTEP(value) (DSU_MBCONTEXT_SUBSTEP_Msk & ((value) << DSU_MBCONTEXT_SUBSTEP_Pos))
 505 #define   DSU_MBCONTEXT_SUBSTEP_R0_1_Val  _U_(0x1)   /**< \brief (DSU_MBCONTEXT)  */
 506 #define   DSU_MBCONTEXT_SUBSTEP_R1_1_Val  _U_(0x3)   /**< \brief (DSU_MBCONTEXT)  */
 507 #define   DSU_MBCONTEXT_SUBSTEP_R0_2_Val  _U_(0x5)   /**< \brief (DSU_MBCONTEXT)  */
 508 #define   DSU_MBCONTEXT_SUBSTEP_R1_2_Val  _U_(0x7)   /**< \brief (DSU_MBCONTEXT)  */
 509 #define   DSU_MBCONTEXT_SUBSTEP_R0_3_Val  _U_(0x9)   /**< \brief (DSU_MBCONTEXT)  */
 510 #define   DSU_MBCONTEXT_SUBSTEP_R1_3_Val  _U_(0xB)   /**< \brief (DSU_MBCONTEXT)  */
 511 #define DSU_MBCONTEXT_SUBSTEP_R0_1  (DSU_MBCONTEXT_SUBSTEP_R0_1_Val << DSU_MBCONTEXT_SUBSTEP_Pos)
 512 #define DSU_MBCONTEXT_SUBSTEP_R1_1  (DSU_MBCONTEXT_SUBSTEP_R1_1_Val << DSU_MBCONTEXT_SUBSTEP_Pos)
 513 #define DSU_MBCONTEXT_SUBSTEP_R0_2  (DSU_MBCONTEXT_SUBSTEP_R0_2_Val << DSU_MBCONTEXT_SUBSTEP_Pos)
 514 #define DSU_MBCONTEXT_SUBSTEP_R1_2  (DSU_MBCONTEXT_SUBSTEP_R1_2_Val << DSU_MBCONTEXT_SUBSTEP_Pos)
 515 #define DSU_MBCONTEXT_SUBSTEP_R0_3  (DSU_MBCONTEXT_SUBSTEP_R0_3_Val << DSU_MBCONTEXT_SUBSTEP_Pos)
 516 #define DSU_MBCONTEXT_SUBSTEP_R1_3  (DSU_MBCONTEXT_SUBSTEP_R1_3_Val << DSU_MBCONTEXT_SUBSTEP_Pos)
 517 #define DSU_MBCONTEXT_STEP_Pos      5            /**< \brief (DSU_MBCONTEXT) Algorithm Step */
 518 #define DSU_MBCONTEXT_STEP_Msk      (_U_(0x1F) << DSU_MBCONTEXT_STEP_Pos)
 519 #define DSU_MBCONTEXT_STEP(value)   (DSU_MBCONTEXT_STEP_Msk & ((value) << DSU_MBCONTEXT_STEP_Pos))
 520 #define   DSU_MBCONTEXT_STEP_DOWN_R0W1_Val _U_(0x2)   /**< \brief (DSU_MBCONTEXT)  */
 521 #define   DSU_MBCONTEXT_STEP_UP_R1W0R0W1_Val _U_(0x3)   /**< \brief (DSU_MBCONTEXT)  */
 522 #define   DSU_MBCONTEXT_STEP_UP_R1W0_Val  _U_(0x4)   /**< \brief (DSU_MBCONTEXT)  */
 523 #define   DSU_MBCONTEXT_STEP_UP_R0W1R1W0_Val _U_(0x5)   /**< \brief (DSU_MBCONTEXT)  */
 524 #define   DSU_MBCONTEXT_STEP_UP_R0_Val    _U_(0x6)   /**< \brief (DSU_MBCONTEXT)  */
 525 #define   DSU_MBCONTEXT_STEP_UP_R0R0W0R0W1_Val _U_(0x7)   /**< \brief (DSU_MBCONTEXT)  */
 526 #define   DSU_MBCONTEXT_STEP_UP_R1R1W1R1W0_Val _U_(0x8)   /**< \brief (DSU_MBCONTEXT)  */
 527 #define   DSU_MBCONTEXT_STEP_DOWN_R0R0W0R0W1_Val _U_(0x9)   /**< \brief (DSU_MBCONTEXT)  */
 528 #define   DSU_MBCONTEXT_STEP_DOWN_R1R1W1R1W0_Val _U_(0xA)   /**< \brief (DSU_MBCONTEXT)  */
 529 #define   DSU_MBCONTEXT_STEP_UP_R0R0_Val  _U_(0xC)   /**< \brief (DSU_MBCONTEXT)  */
 530 #define   DSU_MBCONTEXT_STEP_DOWN_R1W0R0W1_Val _U_(0xE)   /**< \brief (DSU_MBCONTEXT)  */
 531 #define   DSU_MBCONTEXT_STEP_DOWN_R1R1_Val _U_(0xF)   /**< \brief (DSU_MBCONTEXT)  */
 532 #define DSU_MBCONTEXT_STEP_DOWN_R0W1 (DSU_MBCONTEXT_STEP_DOWN_R0W1_Val << DSU_MBCONTEXT_STEP_Pos)
 533 #define DSU_MBCONTEXT_STEP_UP_R1W0R0W1 (DSU_MBCONTEXT_STEP_UP_R1W0R0W1_Val << DSU_MBCONTEXT_STEP_Pos)
 534 #define DSU_MBCONTEXT_STEP_UP_R1W0  (DSU_MBCONTEXT_STEP_UP_R1W0_Val << DSU_MBCONTEXT_STEP_Pos)
 535 #define DSU_MBCONTEXT_STEP_UP_R0W1R1W0 (DSU_MBCONTEXT_STEP_UP_R0W1R1W0_Val << DSU_MBCONTEXT_STEP_Pos)
 536 #define DSU_MBCONTEXT_STEP_UP_R0    (DSU_MBCONTEXT_STEP_UP_R0_Val  << DSU_MBCONTEXT_STEP_Pos)
 537 #define DSU_MBCONTEXT_STEP_UP_R0R0W0R0W1 (DSU_MBCONTEXT_STEP_UP_R0R0W0R0W1_Val << DSU_MBCONTEXT_STEP_Pos)
 538 #define DSU_MBCONTEXT_STEP_UP_R1R1W1R1W0 (DSU_MBCONTEXT_STEP_UP_R1R1W1R1W0_Val << DSU_MBCONTEXT_STEP_Pos)
 539 #define DSU_MBCONTEXT_STEP_DOWN_R0R0W0R0W1 (DSU_MBCONTEXT_STEP_DOWN_R0R0W0R0W1_Val << DSU_MBCONTEXT_STEP_Pos)
 540 #define DSU_MBCONTEXT_STEP_DOWN_R1R1W1R1W0 (DSU_MBCONTEXT_STEP_DOWN_R1R1W1R1W0_Val << DSU_MBCONTEXT_STEP_Pos)
 541 #define DSU_MBCONTEXT_STEP_UP_R0R0  (DSU_MBCONTEXT_STEP_UP_R0R0_Val << DSU_MBCONTEXT_STEP_Pos)
 542 #define DSU_MBCONTEXT_STEP_DOWN_R1W0R0W1 (DSU_MBCONTEXT_STEP_DOWN_R1W0R0W1_Val << DSU_MBCONTEXT_STEP_Pos)
 543 #define DSU_MBCONTEXT_STEP_DOWN_R1R1 (DSU_MBCONTEXT_STEP_DOWN_R1R1_Val << DSU_MBCONTEXT_STEP_Pos)
 544 #define DSU_MBCONTEXT_PORT_Pos      10           /**< \brief (DSU_MBCONTEXT) DPRAM Port Index */
 545 #define DSU_MBCONTEXT_PORT          (_U_(0x1) << DSU_MBCONTEXT_PORT_Pos)
 546 #define DSU_MBCONTEXT_MASK          _U_(0x000007FF) /**< \brief (DSU_MBCONTEXT) MASK Register */
 547
 548 /* -------- DSU_MBENABLE0 : (DSU Offset: 0x0060) (R/W 32) MBIST Memory Enable 0 -------- */
 549 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 550 typedef union {
 551   struct {
 552     uint32_t ENABLE0:1;        /*!< bit:      0  Memory 0 MBIST Enable              */
 553     uint32_t ENABLE1:1;        /*!< bit:      1  Memory 1 MBIST Enable              */
 554     uint32_t ENABLE2:1;        /*!< bit:      2  Memory 2 MBIST Enable              */
 555     uint32_t ENABLE3:1;        /*!< bit:      3  Memory 3 MBIST Enable              */
 556     uint32_t ENABLE4:1;        /*!< bit:      4  Memory 4 MBIST Enable              */
 557     uint32_t ENABLE5:1;        /*!< bit:      5  Memory 5 MBIST Enable              */
 558     uint32_t ENABLE6:1;        /*!< bit:      6  Memory 6 MBIST Enable              */
 559     uint32_t ENABLE7:1;        /*!< bit:      7  Memory 7 MBIST Enable              */
 560     uint32_t ENABLE8:1;        /*!< bit:      8  Memory 8 MBIST Enable              */
 561     uint32_t ENABLE9:1;        /*!< bit:      9  Memory 9 MBIST Enable              */
 562     uint32_t ENABLE10:1;       /*!< bit:     10  Memory 10 MBIST Enable             */
 563     uint32_t ENABLE11:1;       /*!< bit:     11  Memory 11 MBIST Enable             */
 564     uint32_t ENABLE12:1;       /*!< bit:     12  Memory 12 MBIST Enable             */
 565     uint32_t ENABLE13:1;       /*!< bit:     13  Memory 13 MBIST Enable             */
 566     uint32_t ENABLE14:1;       /*!< bit:     14  Memory 14 MBIST Enable             */
 567     uint32_t ENABLE15:1;       /*!< bit:     15  Memory 15 MBIST Enable             */
 568     uint32_t ENABLE16:1;       /*!< bit:     16  Memory 16 MBIST Enable             */
 569     uint32_t ENABLE17:1;       /*!< bit:     17  Memory 17 MBIST Enable             */
 570     uint32_t ENABLE18:1;       /*!< bit:     18  Memory 18 MBIST Enable             */
 571     uint32_t ENABLE19:1;       /*!< bit:     19  Memory 19 MBIST Enable             */
 572     uint32_t ENABLE20:1;       /*!< bit:     20  Memory 20 MBIST Enable             */
 573     uint32_t ENABLE21:1;       /*!< bit:     21  Memory 21 MBIST Enable             */
 574     uint32_t ENABLE22:1;       /*!< bit:     22  Memory 22 MBIST Enable             */
 575     uint32_t ENABLE23:1;       /*!< bit:     23  Memory 23 MBIST Enable             */
 576     uint32_t ENABLE24:1;       /*!< bit:     24  Memory 24 MBIST Enable             */
 577     uint32_t ENABLE25:1;       /*!< bit:     25  Memory 25 MBIST Enable             */
 578     uint32_t ENABLE26:1;       /*!< bit:     26  Memory 26 MBIST Enable             */
 579     uint32_t ENABLE27:1;       /*!< bit:     27  Memory 27 MBIST Enable             */
 580     uint32_t ENABLE28:1;       /*!< bit:     28  Memory 28 MBIST Enable             */
 581     uint32_t :3;               /*!< bit: 29..31  Reserved                           */
 582   } bit;                       /*!< Structure used for bit  access                  */
 583   struct {
 584     uint32_t ENABLE:29;        /*!< bit:  0..28  Memory x MBIST Enable              */
 585     uint32_t :3;               /*!< bit: 29..31  Reserved                           */
 586   } vec;                       /*!< Structure used for vec  access                  */
 587   uint32_t reg;                /*!< Type      used for register access              */
 588 } DSU_MBENABLE0_Type;
 589 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 590
 591 #define DSU_MBENABLE0_OFFSET        0x0060       /**< \brief (DSU_MBENABLE0 offset) MBIST Memory Enable 0 */
 592 #define DSU_MBENABLE0_RESETVALUE    _U_(0x00000000) /**< \brief (DSU_MBENABLE0 reset_value) MBIST Memory Enable 0 */
 593
 594 #define DSU_MBENABLE0_ENABLE0_Pos   0            /**< \brief (DSU_MBENABLE0) Memory 0 MBIST Enable */
 595 #define DSU_MBENABLE0_ENABLE0       (_U_(1) << DSU_MBENABLE0_ENABLE0_Pos)
 596 #define DSU_MBENABLE0_ENABLE1_Pos   1            /**< \brief (DSU_MBENABLE0) Memory 1 MBIST Enable */
 597 #define DSU_MBENABLE0_ENABLE1       (_U_(1) << DSU_MBENABLE0_ENABLE1_Pos)
 598 #define DSU_MBENABLE0_ENABLE2_Pos   2            /**< \brief (DSU_MBENABLE0) Memory 2 MBIST Enable */
 599 #define DSU_MBENABLE0_ENABLE2       (_U_(1) << DSU_MBENABLE0_ENABLE2_Pos)
 600 #define DSU_MBENABLE0_ENABLE3_Pos   3            /**< \brief (DSU_MBENABLE0) Memory 3 MBIST Enable */
 601 #define DSU_MBENABLE0_ENABLE3       (_U_(1) << DSU_MBENABLE0_ENABLE3_Pos)
 602 #define DSU_MBENABLE0_ENABLE4_Pos   4            /**< \brief (DSU_MBENABLE0) Memory 4 MBIST Enable */
 603 #define DSU_MBENABLE0_ENABLE4       (_U_(1) << DSU_MBENABLE0_ENABLE4_Pos)
 604 #define DSU_MBENABLE0_ENABLE5_Pos   5            /**< \brief (DSU_MBENABLE0) Memory 5 MBIST Enable */
 605 #define DSU_MBENABLE0_ENABLE5       (_U_(1) << DSU_MBENABLE0_ENABLE5_Pos)
 606 #define DSU_MBENABLE0_ENABLE6_Pos   6            /**< \brief (DSU_MBENABLE0) Memory 6 MBIST Enable */
 607 #define DSU_MBENABLE0_ENABLE6       (_U_(1) << DSU_MBENABLE0_ENABLE6_Pos)
 608 #define DSU_MBENABLE0_ENABLE7_Pos   7            /**< \brief (DSU_MBENABLE0) Memory 7 MBIST Enable */
 609 #define DSU_MBENABLE0_ENABLE7       (_U_(1) << DSU_MBENABLE0_ENABLE7_Pos)
 610 #define DSU_MBENABLE0_ENABLE8_Pos   8            /**< \brief (DSU_MBENABLE0) Memory 8 MBIST Enable */
 611 #define DSU_MBENABLE0_ENABLE8       (_U_(1) << DSU_MBENABLE0_ENABLE8_Pos)
 612 #define DSU_MBENABLE0_ENABLE9_Pos   9            /**< \brief (DSU_MBENABLE0) Memory 9 MBIST Enable */
 613 #define DSU_MBENABLE0_ENABLE9       (_U_(1) << DSU_MBENABLE0_ENABLE9_Pos)
 614 #define DSU_MBENABLE0_ENABLE10_Pos  10           /**< \brief (DSU_MBENABLE0) Memory 10 MBIST Enable */
 615 #define DSU_MBENABLE0_ENABLE10      (_U_(1) << DSU_MBENABLE0_ENABLE10_Pos)
 616 #define DSU_MBENABLE0_ENABLE11_Pos  11           /**< \brief (DSU_MBENABLE0) Memory 11 MBIST Enable */
 617 #define DSU_MBENABLE0_ENABLE11      (_U_(1) << DSU_MBENABLE0_ENABLE11_Pos)
 618 #define DSU_MBENABLE0_ENABLE12_Pos  12           /**< \brief (DSU_MBENABLE0) Memory 12 MBIST Enable */
 619 #define DSU_MBENABLE0_ENABLE12      (_U_(1) << DSU_MBENABLE0_ENABLE12_Pos)
 620 #define DSU_MBENABLE0_ENABLE13_Pos  13           /**< \brief (DSU_MBENABLE0) Memory 13 MBIST Enable */
 621 #define DSU_MBENABLE0_ENABLE13      (_U_(1) << DSU_MBENABLE0_ENABLE13_Pos)
 622 #define DSU_MBENABLE0_ENABLE14_Pos  14           /**< \brief (DSU_MBENABLE0) Memory 14 MBIST Enable */
 623 #define DSU_MBENABLE0_ENABLE14      (_U_(1) << DSU_MBENABLE0_ENABLE14_Pos)
 624 #define DSU_MBENABLE0_ENABLE15_Pos  15           /**< \brief (DSU_MBENABLE0) Memory 15 MBIST Enable */
 625 #define DSU_MBENABLE0_ENABLE15      (_U_(1) << DSU_MBENABLE0_ENABLE15_Pos)
 626 #define DSU_MBENABLE0_ENABLE16_Pos  16           /**< \brief (DSU_MBENABLE0) Memory 16 MBIST Enable */
 627 #define DSU_MBENABLE0_ENABLE16      (_U_(1) << DSU_MBENABLE0_ENABLE16_Pos)
 628 #define DSU_MBENABLE0_ENABLE17_Pos  17           /**< \brief (DSU_MBENABLE0) Memory 17 MBIST Enable */
 629 #define DSU_MBENABLE0_ENABLE17      (_U_(1) << DSU_MBENABLE0_ENABLE17_Pos)
 630 #define DSU_MBENABLE0_ENABLE18_Pos  18           /**< \brief (DSU_MBENABLE0) Memory 18 MBIST Enable */
 631 #define DSU_MBENABLE0_ENABLE18      (_U_(1) << DSU_MBENABLE0_ENABLE18_Pos)
 632 #define DSU_MBENABLE0_ENABLE19_Pos  19           /**< \brief (DSU_MBENABLE0) Memory 19 MBIST Enable */
 633 #define DSU_MBENABLE0_ENABLE19      (_U_(1) << DSU_MBENABLE0_ENABLE19_Pos)
 634 #define DSU_MBENABLE0_ENABLE20_Pos  20           /**< \brief (DSU_MBENABLE0) Memory 20 MBIST Enable */
 635 #define DSU_MBENABLE0_ENABLE20      (_U_(1) << DSU_MBENABLE0_ENABLE20_Pos)
 636 #define DSU_MBENABLE0_ENABLE21_Pos  21           /**< \brief (DSU_MBENABLE0) Memory 21 MBIST Enable */
 637 #define DSU_MBENABLE0_ENABLE21      (_U_(1) << DSU_MBENABLE0_ENABLE21_Pos)
 638 #define DSU_MBENABLE0_ENABLE22_Pos  22           /**< \brief (DSU_MBENABLE0) Memory 22 MBIST Enable */
 639 #define DSU_MBENABLE0_ENABLE22      (_U_(1) << DSU_MBENABLE0_ENABLE22_Pos)
 640 #define DSU_MBENABLE0_ENABLE23_Pos  23           /**< \brief (DSU_MBENABLE0) Memory 23 MBIST Enable */
 641 #define DSU_MBENABLE0_ENABLE23      (_U_(1) << DSU_MBENABLE0_ENABLE23_Pos)
 642 #define DSU_MBENABLE0_ENABLE24_Pos  24           /**< \brief (DSU_MBENABLE0) Memory 24 MBIST Enable */
 643 #define DSU_MBENABLE0_ENABLE24      (_U_(1) << DSU_MBENABLE0_ENABLE24_Pos)
 644 #define DSU_MBENABLE0_ENABLE25_Pos  25           /**< \brief (DSU_MBENABLE0) Memory 25 MBIST Enable */
 645 #define DSU_MBENABLE0_ENABLE25      (_U_(1) << DSU_MBENABLE0_ENABLE25_Pos)
 646 #define DSU_MBENABLE0_ENABLE26_Pos  26           /**< \brief (DSU_MBENABLE0) Memory 26 MBIST Enable */
 647 #define DSU_MBENABLE0_ENABLE26      (_U_(1) << DSU_MBENABLE0_ENABLE26_Pos)
 648 #define DSU_MBENABLE0_ENABLE27_Pos  27           /**< \brief (DSU_MBENABLE0) Memory 27 MBIST Enable */
 649 #define DSU_MBENABLE0_ENABLE27      (_U_(1) << DSU_MBENABLE0_ENABLE27_Pos)
 650 #define DSU_MBENABLE0_ENABLE28_Pos  28           /**< \brief (DSU_MBENABLE0) Memory 28 MBIST Enable */
 651 #define DSU_MBENABLE0_ENABLE28      (_U_(1) << DSU_MBENABLE0_ENABLE28_Pos)
 652 #define DSU_MBENABLE0_ENABLE_Pos    0            /**< \brief (DSU_MBENABLE0) Memory x MBIST Enable */
 653 #define DSU_MBENABLE0_ENABLE_Msk    (_U_(0x1FFFFFFF) << DSU_MBENABLE0_ENABLE_Pos)
 654 #define DSU_MBENABLE0_ENABLE(value) (DSU_MBENABLE0_ENABLE_Msk & ((value) << DSU_MBENABLE0_ENABLE_Pos))
 655 #define DSU_MBENABLE0_MASK          _U_(0x1FFFFFFF) /**< \brief (DSU_MBENABLE0) MASK Register */
 656
 657 /* -------- DSU_MBBUSY0 : (DSU Offset: 0x0068) (R/  32) MBIST Memory Busy 0 -------- */
 658 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 659 typedef union {
 660   struct {
 661     uint32_t BUSY0:1;          /*!< bit:      0  Memory 0 BIST Busy                 */
 662     uint32_t BUSY1:1;          /*!< bit:      1  Memory 1 BIST Busy                 */
 663     uint32_t BUSY2:1;          /*!< bit:      2  Memory 2 BIST Busy                 */
 664     uint32_t BUSY3:1;          /*!< bit:      3  Memory 3 BIST Busy                 */
 665     uint32_t BUSY4:1;          /*!< bit:      4  Memory 4 BIST Busy                 */
 666     uint32_t BUSY5:1;          /*!< bit:      5  Memory 5 BIST Busy                 */
 667     uint32_t BUSY6:1;          /*!< bit:      6  Memory 6 BIST Busy                 */
 668     uint32_t BUSY7:1;          /*!< bit:      7  Memory 7 BIST Busy                 */
 669     uint32_t BUSY8:1;          /*!< bit:      8  Memory 8 BIST Busy                 */
 670     uint32_t BUSY9:1;          /*!< bit:      9  Memory 9 BIST Busy                 */
 671     uint32_t BUSY10:1;         /*!< bit:     10  Memory 10 BIST Busy                */
 672     uint32_t BUSY11:1;         /*!< bit:     11  Memory 11 BIST Busy                */
 673     uint32_t BUSY12:1;         /*!< bit:     12  Memory 12 BIST Busy                */
 674     uint32_t BUSY13:1;         /*!< bit:     13  Memory 13 BIST Busy                */
 675     uint32_t BUSY14:1;         /*!< bit:     14  Memory 14 BIST Busy                */
 676     uint32_t BUSY15:1;         /*!< bit:     15  Memory 15 BIST Busy                */
 677     uint32_t BUSY16:1;         /*!< bit:     16  Memory 16 BIST Busy                */
 678     uint32_t BUSY17:1;         /*!< bit:     17  Memory 17 BIST Busy                */
 679     uint32_t BUSY18:1;         /*!< bit:     18  Memory 18 BIST Busy                */
 680     uint32_t BUSY19:1;         /*!< bit:     19  Memory 19 BIST Busy                */
 681     uint32_t BUSY20:1;         /*!< bit:     20  Memory 20 BIST Busy                */
 682     uint32_t BUSY21:1;         /*!< bit:     21  Memory 21 BIST Busy                */
 683     uint32_t BUSY22:1;         /*!< bit:     22  Memory 22 BIST Busy                */
 684     uint32_t BUSY23:1;         /*!< bit:     23  Memory 23 BIST Busy                */
 685     uint32_t BUSY24:1;         /*!< bit:     24  Memory 24 BIST Busy                */
 686     uint32_t BUSY25:1;         /*!< bit:     25  Memory 25 BIST Busy                */
 687     uint32_t BUSY26:1;         /*!< bit:     26  Memory 26 BIST Busy                */
 688     uint32_t BUSY27:1;         /*!< bit:     27  Memory 27 BIST Busy                */
 689     uint32_t BUSY28:1;         /*!< bit:     28  Memory 28 BIST Busy                */
 690     uint32_t :3;               /*!< bit: 29..31  Reserved                           */
 691   } bit;                       /*!< Structure used for bit  access                  */
 692   struct {
 693     uint32_t BUSY:29;          /*!< bit:  0..28  Memory x BIST Busy                 */
 694     uint32_t :3;               /*!< bit: 29..31  Reserved                           */
 695   } vec;                       /*!< Structure used for vec  access                  */
 696   uint32_t reg;                /*!< Type      used for register access              */
 697 } DSU_MBBUSY0_Type;
 698 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 699
 700 #define DSU_MBBUSY0_OFFSET          0x0068       /**< \brief (DSU_MBBUSY0 offset) MBIST Memory Busy 0 */
 701 #define DSU_MBBUSY0_RESETVALUE      _U_(0x00000000) /**< \brief (DSU_MBBUSY0 reset_value) MBIST Memory Busy 0 */
 702
 703 #define DSU_MBBUSY0_BUSY0_Pos       0            /**< \brief (DSU_MBBUSY0) Memory 0 BIST Busy */
 704 #define DSU_MBBUSY0_BUSY0           (_U_(1) << DSU_MBBUSY0_BUSY0_Pos)
 705 #define DSU_MBBUSY0_BUSY1_Pos       1            /**< \brief (DSU_MBBUSY0) Memory 1 BIST Busy */
 706 #define DSU_MBBUSY0_BUSY1           (_U_(1) << DSU_MBBUSY0_BUSY1_Pos)
 707 #define DSU_MBBUSY0_BUSY2_Pos       2            /**< \brief (DSU_MBBUSY0) Memory 2 BIST Busy */
 708 #define DSU_MBBUSY0_BUSY2           (_U_(1) << DSU_MBBUSY0_BUSY2_Pos)
 709 #define DSU_MBBUSY0_BUSY3_Pos       3            /**< \brief (DSU_MBBUSY0) Memory 3 BIST Busy */
 710 #define DSU_MBBUSY0_BUSY3           (_U_(1) << DSU_MBBUSY0_BUSY3_Pos)
 711 #define DSU_MBBUSY0_BUSY4_Pos       4            /**< \brief (DSU_MBBUSY0) Memory 4 BIST Busy */
 712 #define DSU_MBBUSY0_BUSY4           (_U_(1) << DSU_MBBUSY0_BUSY4_Pos)
 713 #define DSU_MBBUSY0_BUSY5_Pos       5            /**< \brief (DSU_MBBUSY0) Memory 5 BIST Busy */
 714 #define DSU_MBBUSY0_BUSY5           (_U_(1) << DSU_MBBUSY0_BUSY5_Pos)
 715 #define DSU_MBBUSY0_BUSY6_Pos       6            /**< \brief (DSU_MBBUSY0) Memory 6 BIST Busy */
 716 #define DSU_MBBUSY0_BUSY6           (_U_(1) << DSU_MBBUSY0_BUSY6_Pos)
 717 #define DSU_MBBUSY0_BUSY7_Pos       7            /**< \brief (DSU_MBBUSY0) Memory 7 BIST Busy */
 718 #define DSU_MBBUSY0_BUSY7           (_U_(1) << DSU_MBBUSY0_BUSY7_Pos)
 719 #define DSU_MBBUSY0_BUSY8_Pos       8            /**< \brief (DSU_MBBUSY0) Memory 8 BIST Busy */
 720 #define DSU_MBBUSY0_BUSY8           (_U_(1) << DSU_MBBUSY0_BUSY8_Pos)
 721 #define DSU_MBBUSY0_BUSY9_Pos       9            /**< \brief (DSU_MBBUSY0) Memory 9 BIST Busy */
 722 #define DSU_MBBUSY0_BUSY9           (_U_(1) << DSU_MBBUSY0_BUSY9_Pos)
 723 #define DSU_MBBUSY0_BUSY10_Pos      10           /**< \brief (DSU_MBBUSY0) Memory 10 BIST Busy */
 724 #define DSU_MBBUSY0_BUSY10          (_U_(1) << DSU_MBBUSY0_BUSY10_Pos)
 725 #define DSU_MBBUSY0_BUSY11_Pos      11           /**< \brief (DSU_MBBUSY0) Memory 11 BIST Busy */
 726 #define DSU_MBBUSY0_BUSY11          (_U_(1) << DSU_MBBUSY0_BUSY11_Pos)
 727 #define DSU_MBBUSY0_BUSY12_Pos      12           /**< \brief (DSU_MBBUSY0) Memory 12 BIST Busy */
 728 #define DSU_MBBUSY0_BUSY12          (_U_(1) << DSU_MBBUSY0_BUSY12_Pos)
 729 #define DSU_MBBUSY0_BUSY13_Pos      13           /**< \brief (DSU_MBBUSY0) Memory 13 BIST Busy */
 730 #define DSU_MBBUSY0_BUSY13          (_U_(1) << DSU_MBBUSY0_BUSY13_Pos)
 731 #define DSU_MBBUSY0_BUSY14_Pos      14           /**< \brief (DSU_MBBUSY0) Memory 14 BIST Busy */
 732 #define DSU_MBBUSY0_BUSY14          (_U_(1) << DSU_MBBUSY0_BUSY14_Pos)
 733 #define DSU_MBBUSY0_BUSY15_Pos      15           /**< \brief (DSU_MBBUSY0) Memory 15 BIST Busy */
 734 #define DSU_MBBUSY0_BUSY15          (_U_(1) << DSU_MBBUSY0_BUSY15_Pos)
 735 #define DSU_MBBUSY0_BUSY16_Pos      16           /**< \brief (DSU_MBBUSY0) Memory 16 BIST Busy */
 736 #define DSU_MBBUSY0_BUSY16          (_U_(1) << DSU_MBBUSY0_BUSY16_Pos)
 737 #define DSU_MBBUSY0_BUSY17_Pos      17           /**< \brief (DSU_MBBUSY0) Memory 17 BIST Busy */
 738 #define DSU_MBBUSY0_BUSY17          (_U_(1) << DSU_MBBUSY0_BUSY17_Pos)
 739 #define DSU_MBBUSY0_BUSY18_Pos      18           /**< \brief (DSU_MBBUSY0) Memory 18 BIST Busy */
 740 #define DSU_MBBUSY0_BUSY18          (_U_(1) << DSU_MBBUSY0_BUSY18_Pos)
 741 #define DSU_MBBUSY0_BUSY19_Pos      19           /**< \brief (DSU_MBBUSY0) Memory 19 BIST Busy */
 742 #define DSU_MBBUSY0_BUSY19          (_U_(1) << DSU_MBBUSY0_BUSY19_Pos)
 743 #define DSU_MBBUSY0_BUSY20_Pos      20           /**< \brief (DSU_MBBUSY0) Memory 20 BIST Busy */
 744 #define DSU_MBBUSY0_BUSY20          (_U_(1) << DSU_MBBUSY0_BUSY20_Pos)
 745 #define DSU_MBBUSY0_BUSY21_Pos      21           /**< \brief (DSU_MBBUSY0) Memory 21 BIST Busy */
 746 #define DSU_MBBUSY0_BUSY21          (_U_(1) << DSU_MBBUSY0_BUSY21_Pos)
 747 #define DSU_MBBUSY0_BUSY22_Pos      22           /**< \brief (DSU_MBBUSY0) Memory 22 BIST Busy */
 748 #define DSU_MBBUSY0_BUSY22          (_U_(1) << DSU_MBBUSY0_BUSY22_Pos)
 749 #define DSU_MBBUSY0_BUSY23_Pos      23           /**< \brief (DSU_MBBUSY0) Memory 23 BIST Busy */
 750 #define DSU_MBBUSY0_BUSY23          (_U_(1) << DSU_MBBUSY0_BUSY23_Pos)
 751 #define DSU_MBBUSY0_BUSY24_Pos      24           /**< \brief (DSU_MBBUSY0) Memory 24 BIST Busy */
 752 #define DSU_MBBUSY0_BUSY24          (_U_(1) << DSU_MBBUSY0_BUSY24_Pos)
 753 #define DSU_MBBUSY0_BUSY25_Pos      25           /**< \brief (DSU_MBBUSY0) Memory 25 BIST Busy */
 754 #define DSU_MBBUSY0_BUSY25          (_U_(1) << DSU_MBBUSY0_BUSY25_Pos)
 755 #define DSU_MBBUSY0_BUSY26_Pos      26           /**< \brief (DSU_MBBUSY0) Memory 26 BIST Busy */
 756 #define DSU_MBBUSY0_BUSY26          (_U_(1) << DSU_MBBUSY0_BUSY26_Pos)
 757 #define DSU_MBBUSY0_BUSY27_Pos      27           /**< \brief (DSU_MBBUSY0) Memory 27 BIST Busy */
 758 #define DSU_MBBUSY0_BUSY27          (_U_(1) << DSU_MBBUSY0_BUSY27_Pos)
 759 #define DSU_MBBUSY0_BUSY28_Pos      28           /**< \brief (DSU_MBBUSY0) Memory 28 BIST Busy */
 760 #define DSU_MBBUSY0_BUSY28          (_U_(1) << DSU_MBBUSY0_BUSY28_Pos)
 761 #define DSU_MBBUSY0_BUSY_Pos        0            /**< \brief (DSU_MBBUSY0) Memory x BIST Busy */
 762 #define DSU_MBBUSY0_BUSY_Msk        (_U_(0x1FFFFFFF) << DSU_MBBUSY0_BUSY_Pos)
 763 #define DSU_MBBUSY0_BUSY(value)     (DSU_MBBUSY0_BUSY_Msk & ((value) << DSU_MBBUSY0_BUSY_Pos))
 764 #define DSU_MBBUSY0_MASK            _U_(0x1FFFFFFF) /**< \brief (DSU_MBBUSY0) MASK Register */
 765
 766 /* -------- DSU_MBSTATUS0 : (DSU Offset: 0x0070) (R/W 32) MBIST Memory Status 0 -------- */
 767 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 768 typedef union {
 769   struct {
 770     uint32_t STATUS0:1;        /*!< bit:      0  Memory 0 MBIST Status              */
 771     uint32_t STATUS1:1;        /*!< bit:      1  Memory 1 MBIST Status              */
 772     uint32_t STATUS2:1;        /*!< bit:      2  Memory 2 MBIST Status              */
 773     uint32_t STATUS3:1;        /*!< bit:      3  Memory 3 MBIST Status              */
 774     uint32_t STATUS4:1;        /*!< bit:      4  Memory 4 MBIST Status              */
 775     uint32_t STATUS5:1;        /*!< bit:      5  Memory 5 MBIST Status              */
 776     uint32_t STATUS6:1;        /*!< bit:      6  Memory 6 MBIST Status              */
 777     uint32_t STATUS7:1;        /*!< bit:      7  Memory 7 MBIST Status              */
 778     uint32_t STATUS8:1;        /*!< bit:      8  Memory 8 MBIST Status              */
 779     uint32_t STATUS9:1;        /*!< bit:      9  Memory 9 MBIST Status              */
 780     uint32_t STATUS10:1;       /*!< bit:     10  Memory 10 MBIST Status             */
 781     uint32_t STATUS11:1;       /*!< bit:     11  Memory 11 MBIST Status             */
 782     uint32_t STATUS12:1;       /*!< bit:     12  Memory 12 MBIST Status             */
 783     uint32_t STATUS13:1;       /*!< bit:     13  Memory 13 MBIST Status             */
 784     uint32_t STATUS14:1;       /*!< bit:     14  Memory 14 MBIST Status             */
 785     uint32_t STATUS15:1;       /*!< bit:     15  Memory 15 MBIST Status             */
 786     uint32_t STATUS16:1;       /*!< bit:     16  Memory 16 MBIST Status             */
 787     uint32_t STATUS17:1;       /*!< bit:     17  Memory 17 MBIST Status             */
 788     uint32_t STATUS18:1;       /*!< bit:     18  Memory 18 MBIST Status             */
 789     uint32_t STATUS19:1;       /*!< bit:     19  Memory 19 MBIST Status             */
 790     uint32_t STATUS20:1;       /*!< bit:     20  Memory 20 MBIST Status             */
 791     uint32_t STATUS21:1;       /*!< bit:     21  Memory 21 MBIST Status             */
 792     uint32_t STATUS22:1;       /*!< bit:     22  Memory 22 MBIST Status             */
 793     uint32_t STATUS23:1;       /*!< bit:     23  Memory 23 MBIST Status             */
 794     uint32_t STATUS24:1;       /*!< bit:     24  Memory 24 MBIST Status             */
 795     uint32_t STATUS25:1;       /*!< bit:     25  Memory 25 MBIST Status             */
 796     uint32_t STATUS26:1;       /*!< bit:     26  Memory 26 MBIST Status             */
 797     uint32_t STATUS27:1;       /*!< bit:     27  Memory 27 MBIST Status             */
 798     uint32_t STATUS28:1;       /*!< bit:     28  Memory 28 MBIST Status             */
 799     uint32_t :3;               /*!< bit: 29..31  Reserved                           */
 800   } bit;                       /*!< Structure used for bit  access                  */
 801   struct {
 802     uint32_t STATUS:29;        /*!< bit:  0..28  Memory x MBIST Status              */
 803     uint32_t :3;               /*!< bit: 29..31  Reserved                           */
 804   } vec;                       /*!< Structure used for vec  access                  */
 805   uint32_t reg;                /*!< Type      used for register access              */
 806 } DSU_MBSTATUS0_Type;
 807 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 808
 809 #define DSU_MBSTATUS0_OFFSET        0x0070       /**< \brief (DSU_MBSTATUS0 offset) MBIST Memory Status 0 */
 810 #define DSU_MBSTATUS0_RESETVALUE    _U_(0x00000000) /**< \brief (DSU_MBSTATUS0 reset_value) MBIST Memory Status 0 */
 811
 812 #define DSU_MBSTATUS0_STATUS0_Pos   0            /**< \brief (DSU_MBSTATUS0) Memory 0 MBIST Status */
 813 #define DSU_MBSTATUS0_STATUS0       (_U_(1) << DSU_MBSTATUS0_STATUS0_Pos)
 814 #define DSU_MBSTATUS0_STATUS1_Pos   1            /**< \brief (DSU_MBSTATUS0) Memory 1 MBIST Status */
 815 #define DSU_MBSTATUS0_STATUS1       (_U_(1) << DSU_MBSTATUS0_STATUS1_Pos)
 816 #define DSU_MBSTATUS0_STATUS2_Pos   2            /**< \brief (DSU_MBSTATUS0) Memory 2 MBIST Status */
 817 #define DSU_MBSTATUS0_STATUS2       (_U_(1) << DSU_MBSTATUS0_STATUS2_Pos)
 818 #define DSU_MBSTATUS0_STATUS3_Pos   3            /**< \brief (DSU_MBSTATUS0) Memory 3 MBIST Status */
 819 #define DSU_MBSTATUS0_STATUS3       (_U_(1) << DSU_MBSTATUS0_STATUS3_Pos)
 820 #define DSU_MBSTATUS0_STATUS4_Pos   4            /**< \brief (DSU_MBSTATUS0) Memory 4 MBIST Status */
 821 #define DSU_MBSTATUS0_STATUS4       (_U_(1) << DSU_MBSTATUS0_STATUS4_Pos)
 822 #define DSU_MBSTATUS0_STATUS5_Pos   5            /**< \brief (DSU_MBSTATUS0) Memory 5 MBIST Status */
 823 #define DSU_MBSTATUS0_STATUS5       (_U_(1) << DSU_MBSTATUS0_STATUS5_Pos)
 824 #define DSU_MBSTATUS0_STATUS6_Pos   6            /**< \brief (DSU_MBSTATUS0) Memory 6 MBIST Status */
 825 #define DSU_MBSTATUS0_STATUS6       (_U_(1) << DSU_MBSTATUS0_STATUS6_Pos)
 826 #define DSU_MBSTATUS0_STATUS7_Pos   7            /**< \brief (DSU_MBSTATUS0) Memory 7 MBIST Status */
 827 #define DSU_MBSTATUS0_STATUS7       (_U_(1) << DSU_MBSTATUS0_STATUS7_Pos)
 828 #define DSU_MBSTATUS0_STATUS8_Pos   8            /**< \brief (DSU_MBSTATUS0) Memory 8 MBIST Status */
 829 #define DSU_MBSTATUS0_STATUS8       (_U_(1) << DSU_MBSTATUS0_STATUS8_Pos)
 830 #define DSU_MBSTATUS0_STATUS9_Pos   9            /**< \brief (DSU_MBSTATUS0) Memory 9 MBIST Status */
 831 #define DSU_MBSTATUS0_STATUS9       (_U_(1) << DSU_MBSTATUS0_STATUS9_Pos)
 832 #define DSU_MBSTATUS0_STATUS10_Pos  10           /**< \brief (DSU_MBSTATUS0) Memory 10 MBIST Status */
 833 #define DSU_MBSTATUS0_STATUS10      (_U_(1) << DSU_MBSTATUS0_STATUS10_Pos)
 834 #define DSU_MBSTATUS0_STATUS11_Pos  11           /**< \brief (DSU_MBSTATUS0) Memory 11 MBIST Status */
 835 #define DSU_MBSTATUS0_STATUS11      (_U_(1) << DSU_MBSTATUS0_STATUS11_Pos)
 836 #define DSU_MBSTATUS0_STATUS12_Pos  12           /**< \brief (DSU_MBSTATUS0) Memory 12 MBIST Status */
 837 #define DSU_MBSTATUS0_STATUS12      (_U_(1) << DSU_MBSTATUS0_STATUS12_Pos)
 838 #define DSU_MBSTATUS0_STATUS13_Pos  13           /**< \brief (DSU_MBSTATUS0) Memory 13 MBIST Status */
 839 #define DSU_MBSTATUS0_STATUS13      (_U_(1) << DSU_MBSTATUS0_STATUS13_Pos)
 840 #define DSU_MBSTATUS0_STATUS14_Pos  14           /**< \brief (DSU_MBSTATUS0) Memory 14 MBIST Status */
 841 #define DSU_MBSTATUS0_STATUS14      (_U_(1) << DSU_MBSTATUS0_STATUS14_Pos)
 842 #define DSU_MBSTATUS0_STATUS15_Pos  15           /**< \brief (DSU_MBSTATUS0) Memory 15 MBIST Status */
 843 #define DSU_MBSTATUS0_STATUS15      (_U_(1) << DSU_MBSTATUS0_STATUS15_Pos)
 844 #define DSU_MBSTATUS0_STATUS16_Pos  16           /**< \brief (DSU_MBSTATUS0) Memory 16 MBIST Status */
 845 #define DSU_MBSTATUS0_STATUS16      (_U_(1) << DSU_MBSTATUS0_STATUS16_Pos)
 846 #define DSU_MBSTATUS0_STATUS17_Pos  17           /**< \brief (DSU_MBSTATUS0) Memory 17 MBIST Status */
 847 #define DSU_MBSTATUS0_STATUS17      (_U_(1) << DSU_MBSTATUS0_STATUS17_Pos)
 848 #define DSU_MBSTATUS0_STATUS18_Pos  18           /**< \brief (DSU_MBSTATUS0) Memory 18 MBIST Status */
 849 #define DSU_MBSTATUS0_STATUS18      (_U_(1) << DSU_MBSTATUS0_STATUS18_Pos)
 850 #define DSU_MBSTATUS0_STATUS19_Pos  19           /**< \brief (DSU_MBSTATUS0) Memory 19 MBIST Status */
 851 #define DSU_MBSTATUS0_STATUS19      (_U_(1) << DSU_MBSTATUS0_STATUS19_Pos)
 852 #define DSU_MBSTATUS0_STATUS20_Pos  20           /**< \brief (DSU_MBSTATUS0) Memory 20 MBIST Status */
 853 #define DSU_MBSTATUS0_STATUS20      (_U_(1) << DSU_MBSTATUS0_STATUS20_Pos)
 854 #define DSU_MBSTATUS0_STATUS21_Pos  21           /**< \brief (DSU_MBSTATUS0) Memory 21 MBIST Status */
 855 #define DSU_MBSTATUS0_STATUS21      (_U_(1) << DSU_MBSTATUS0_STATUS21_Pos)
 856 #define DSU_MBSTATUS0_STATUS22_Pos  22           /**< \brief (DSU_MBSTATUS0) Memory 22 MBIST Status */
 857 #define DSU_MBSTATUS0_STATUS22      (_U_(1) << DSU_MBSTATUS0_STATUS22_Pos)
 858 #define DSU_MBSTATUS0_STATUS23_Pos  23           /**< \brief (DSU_MBSTATUS0) Memory 23 MBIST Status */
 859 #define DSU_MBSTATUS0_STATUS23      (_U_(1) << DSU_MBSTATUS0_STATUS23_Pos)
 860 #define DSU_MBSTATUS0_STATUS24_Pos  24           /**< \brief (DSU_MBSTATUS0) Memory 24 MBIST Status */
 861 #define DSU_MBSTATUS0_STATUS24      (_U_(1) << DSU_MBSTATUS0_STATUS24_Pos)
 862 #define DSU_MBSTATUS0_STATUS25_Pos  25           /**< \brief (DSU_MBSTATUS0) Memory 25 MBIST Status */
 863 #define DSU_MBSTATUS0_STATUS25      (_U_(1) << DSU_MBSTATUS0_STATUS25_Pos)
 864 #define DSU_MBSTATUS0_STATUS26_Pos  26           /**< \brief (DSU_MBSTATUS0) Memory 26 MBIST Status */
 865 #define DSU_MBSTATUS0_STATUS26      (_U_(1) << DSU_MBSTATUS0_STATUS26_Pos)
 866 #define DSU_MBSTATUS0_STATUS27_Pos  27           /**< \brief (DSU_MBSTATUS0) Memory 27 MBIST Status */
 867 #define DSU_MBSTATUS0_STATUS27      (_U_(1) << DSU_MBSTATUS0_STATUS27_Pos)
 868 #define DSU_MBSTATUS0_STATUS28_Pos  28           /**< \brief (DSU_MBSTATUS0) Memory 28 MBIST Status */
 869 #define DSU_MBSTATUS0_STATUS28      (_U_(1) << DSU_MBSTATUS0_STATUS28_Pos)
 870 #define DSU_MBSTATUS0_STATUS_Pos    0            /**< \brief (DSU_MBSTATUS0) Memory x MBIST Status */
 871 #define DSU_MBSTATUS0_STATUS_Msk    (_U_(0x1FFFFFFF) << DSU_MBSTATUS0_STATUS_Pos)
 872 #define DSU_MBSTATUS0_STATUS(value) (DSU_MBSTATUS0_STATUS_Msk & ((value) << DSU_MBSTATUS0_STATUS_Pos))
 873 #define DSU_MBSTATUS0_MASK          _U_(0x1FFFFFFF) /**< \brief (DSU_MBSTATUS0) MASK Register */
 874
 875 /* -------- DSU_DCFG : (DSU Offset: 0x00F0) (R/W 32) Device Configuration -------- */
 876 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 877 typedef union {
 878   struct {
 879     uint32_t DCFG:32;          /*!< bit:  0..31  Device Configuration               */
 880   } bit;                       /*!< Structure used for bit  access                  */
 881   uint32_t reg;                /*!< Type      used for register access              */
 882 } DSU_DCFG_Type;
 883 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 884
 885 #define DSU_DCFG_OFFSET             0x00F0       /**< \brief (DSU_DCFG offset) Device Configuration */
 886 #define DSU_DCFG_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_DCFG reset_value) Device Configuration */
 887
 888 #define DSU_DCFG_DCFG_Pos           0            /**< \brief (DSU_DCFG) Device Configuration */
 889 #define DSU_DCFG_DCFG_Msk           (_U_(0xFFFFFFFF) << DSU_DCFG_DCFG_Pos)
 890 #define DSU_DCFG_DCFG(value)        (DSU_DCFG_DCFG_Msk & ((value) << DSU_DCFG_DCFG_Pos))
 891 #define DSU_DCFG_MASK               _U_(0xFFFFFFFF) /**< \brief (DSU_DCFG) MASK Register */
 892
 893 /* -------- DSU_ENTRY0 : (DSU Offset: 0x1000) (R/  32) CoreSight ROM Table Entry 0 -------- */
 894 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 895 typedef union {
 896   struct {
 897     uint32_t EPRES:1;          /*!< bit:      0  Entry Present                      */
 898     uint32_t FMT:1;            /*!< bit:      1  Format                             */
 899     uint32_t :10;              /*!< bit:  2..11  Reserved                           */
 900     uint32_t ADDOFF:20;        /*!< bit: 12..31  Address Offset                     */
 901   } bit;                       /*!< Structure used for bit  access                  */
 902   uint32_t reg;                /*!< Type      used for register access              */
 903 } DSU_ENTRY0_Type;
 904 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 905
 906 #define DSU_ENTRY0_OFFSET           0x1000       /**< \brief (DSU_ENTRY0 offset) CoreSight ROM Table Entry 0 */
 907 #define DSU_ENTRY0_RESETVALUE       _U_(0x9F0FC002) /**< \brief (DSU_ENTRY0 reset_value) CoreSight ROM Table Entry 0 */
 908
 909 #define DSU_ENTRY0_EPRES_Pos        0            /**< \brief (DSU_ENTRY0) Entry Present */
 910 #define DSU_ENTRY0_EPRES            (_U_(0x1) << DSU_ENTRY0_EPRES_Pos)
 911 #define DSU_ENTRY0_FMT_Pos          1            /**< \brief (DSU_ENTRY0) Format */
 912 #define DSU_ENTRY0_FMT              (_U_(0x1) << DSU_ENTRY0_FMT_Pos)
 913 #define DSU_ENTRY0_ADDOFF_Pos       12           /**< \brief (DSU_ENTRY0) Address Offset */
 914 #define DSU_ENTRY0_ADDOFF_Msk       (_U_(0xFFFFF) << DSU_ENTRY0_ADDOFF_Pos)
 915 #define DSU_ENTRY0_ADDOFF(value)    (DSU_ENTRY0_ADDOFF_Msk & ((value) << DSU_ENTRY0_ADDOFF_Pos))
 916 #define DSU_ENTRY0_MASK             _U_(0xFFFFF003) /**< \brief (DSU_ENTRY0) MASK Register */
 917
 918 /* -------- DSU_ENTRY1 : (DSU Offset: 0x1004) (R/  32) CoreSight ROM Table Entry 1 -------- */
 919 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 920 typedef union {
 921   uint32_t reg;                /*!< Type      used for register access              */
 922 } DSU_ENTRY1_Type;
 923 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 924
 925 #define DSU_ENTRY1_OFFSET           0x1004       /**< \brief (DSU_ENTRY1 offset) CoreSight ROM Table Entry 1 */
 926 #define DSU_ENTRY1_RESETVALUE       _U_(0x00000000) /**< \brief (DSU_ENTRY1 reset_value) CoreSight ROM Table Entry 1 */
 927 #define DSU_ENTRY1_MASK             _U_(0xFFFFFFFF) /**< \brief (DSU_ENTRY1) MASK Register */
 928
 929 /* -------- DSU_END : (DSU Offset: 0x1008) (R/  32) CoreSight ROM Table End -------- */
 930 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 931 typedef union {
 932   struct {
 933     uint32_t END:32;           /*!< bit:  0..31  End Marker                         */
 934   } bit;                       /*!< Structure used for bit  access                  */
 935   uint32_t reg;                /*!< Type      used for register access              */
 936 } DSU_END_Type;
 937 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 938
 939 #define DSU_END_OFFSET              0x1008       /**< \brief (DSU_END offset) CoreSight ROM Table End */
 940 #define DSU_END_RESETVALUE          _U_(0x00000000) /**< \brief (DSU_END reset_value) CoreSight ROM Table End */
 941
 942 #define DSU_END_END_Pos             0            /**< \brief (DSU_END) End Marker */
 943 #define DSU_END_END_Msk             (_U_(0xFFFFFFFF) << DSU_END_END_Pos)
 944 #define DSU_END_END(value)          (DSU_END_END_Msk & ((value) << DSU_END_END_Pos))
 945 #define DSU_END_MASK                _U_(0xFFFFFFFF) /**< \brief (DSU_END) MASK Register */
 946
 947 /* -------- DSU_MEMTYPE : (DSU Offset: 0x1FCC) (R/  32) CoreSight ROM Table Memory Type -------- */
 948 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 949 typedef union {
 950   struct {
 951     uint32_t SMEMP:1;          /*!< bit:      0  System Memory Present              */
 952     uint32_t :31;              /*!< bit:  1..31  Reserved                           */
 953   } bit;                       /*!< Structure used for bit  access                  */
 954   uint32_t reg;                /*!< Type      used for register access              */
 955 } DSU_MEMTYPE_Type;
 956 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 957
 958 #define DSU_MEMTYPE_OFFSET          0x1FCC       /**< \brief (DSU_MEMTYPE offset) CoreSight ROM Table Memory Type */
 959 #define DSU_MEMTYPE_RESETVALUE      _U_(0x00000000) /**< \brief (DSU_MEMTYPE reset_value) CoreSight ROM Table Memory Type */
 960
 961 #define DSU_MEMTYPE_SMEMP_Pos       0            /**< \brief (DSU_MEMTYPE) System Memory Present */
 962 #define DSU_MEMTYPE_SMEMP           (_U_(0x1) << DSU_MEMTYPE_SMEMP_Pos)
 963 #define DSU_MEMTYPE_MASK            _U_(0x00000001) /**< \brief (DSU_MEMTYPE) MASK Register */
 964
 965 /* -------- DSU_PID4 : (DSU Offset: 0x1FD0) (R/  32) Peripheral Identification 4 -------- */
 966 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 967 typedef union {
 968   struct {
 969     uint32_t JEPCC:4;          /*!< bit:  0.. 3  JEP-106 Continuation Code          */
 970     uint32_t FKBC:4;           /*!< bit:  4.. 7  4KB count                          */
 971     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
 972   } bit;                       /*!< Structure used for bit  access                  */
 973   uint32_t reg;                /*!< Type      used for register access              */
 974 } DSU_PID4_Type;
 975 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 976
 977 #define DSU_PID4_OFFSET             0x1FD0       /**< \brief (DSU_PID4 offset) Peripheral Identification 4 */
 978 #define DSU_PID4_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_PID4 reset_value) Peripheral Identification 4 */
 979
 980 #define DSU_PID4_JEPCC_Pos          0            /**< \brief (DSU_PID4) JEP-106 Continuation Code */
 981 #define DSU_PID4_JEPCC_Msk          (_U_(0xF) << DSU_PID4_JEPCC_Pos)
 982 #define DSU_PID4_JEPCC(value)       (DSU_PID4_JEPCC_Msk & ((value) << DSU_PID4_JEPCC_Pos))
 983 #define DSU_PID4_FKBC_Pos           4            /**< \brief (DSU_PID4) 4KB count */
 984 #define DSU_PID4_FKBC_Msk           (_U_(0xF) << DSU_PID4_FKBC_Pos)
 985 #define DSU_PID4_FKBC(value)        (DSU_PID4_FKBC_Msk & ((value) << DSU_PID4_FKBC_Pos))
 986 #define DSU_PID4_MASK               _U_(0x000000FF) /**< \brief (DSU_PID4) MASK Register */
 987
 988 /* -------- DSU_PID5 : (DSU Offset: 0x1FD4) (R/  32) Peripheral Identification 5 -------- */
 989 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
 990 typedef union {
 991   uint32_t reg;                /*!< Type      used for register access              */
 992 } DSU_PID5_Type;
 993 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
 994
 995 #define DSU_PID5_OFFSET             0x1FD4       /**< \brief (DSU_PID5 offset) Peripheral Identification 5 */
 996 #define DSU_PID5_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_PID5 reset_value) Peripheral Identification 5 */
 997 #define DSU_PID5_MASK               _U_(0x00000000) /**< \brief (DSU_PID5) MASK Register */
 998
 999 /* -------- DSU_PID6 : (DSU Offset: 0x1FD8) (R/  32) Peripheral Identification 6 -------- */
1000 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1001 typedef union {
1002   uint32_t reg;                /*!< Type      used for register access              */
1003 } DSU_PID6_Type;
1004 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1005
1006 #define DSU_PID6_OFFSET             0x1FD8       /**< \brief (DSU_PID6 offset) Peripheral Identification 6 */
1007 #define DSU_PID6_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_PID6 reset_value) Peripheral Identification 6 */
1008 #define DSU_PID6_MASK               _U_(0x00000000) /**< \brief (DSU_PID6) MASK Register */
1009
1010 /* -------- DSU_PID7 : (DSU Offset: 0x1FDC) (R/  32) Peripheral Identification 7 -------- */
1011 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1012 typedef union {
1013   uint32_t reg;                /*!< Type      used for register access              */
1014 } DSU_PID7_Type;
1015 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1016
1017 #define DSU_PID7_OFFSET             0x1FDC       /**< \brief (DSU_PID7 offset) Peripheral Identification 7 */
1018 #define DSU_PID7_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_PID7 reset_value) Peripheral Identification 7 */
1019 #define DSU_PID7_MASK               _U_(0x00000000) /**< \brief (DSU_PID7) MASK Register */
1020
1021 /* -------- DSU_PID0 : (DSU Offset: 0x1FE0) (R/  32) Peripheral Identification 0 -------- */
1022 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1023 typedef union {
1024   struct {
1025     uint32_t PARTNBL:8;        /*!< bit:  0.. 7  Part Number Low                    */
1026     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1027   } bit;                       /*!< Structure used for bit  access                  */
1028   uint32_t reg;                /*!< Type      used for register access              */
1029 } DSU_PID0_Type;
1030 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1031
1032 #define DSU_PID0_OFFSET             0x1FE0       /**< \brief (DSU_PID0 offset) Peripheral Identification 0 */
1033 #define DSU_PID0_RESETVALUE         _U_(0x000000D0) /**< \brief (DSU_PID0 reset_value) Peripheral Identification 0 */
1034
1035 #define DSU_PID0_PARTNBL_Pos        0            /**< \brief (DSU_PID0) Part Number Low */
1036 #define DSU_PID0_PARTNBL_Msk        (_U_(0xFF) << DSU_PID0_PARTNBL_Pos)
1037 #define DSU_PID0_PARTNBL(value)     (DSU_PID0_PARTNBL_Msk & ((value) << DSU_PID0_PARTNBL_Pos))
1038 #define DSU_PID0_MASK               _U_(0x000000FF) /**< \brief (DSU_PID0) MASK Register */
1039
1040 /* -------- DSU_PID1 : (DSU Offset: 0x1FE4) (R/  32) Peripheral Identification 1 -------- */
1041 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1042 typedef union {
1043   struct {
1044     uint32_t PARTNBH:4;        /*!< bit:  0.. 3  Part Number High                   */
1045     uint32_t JEPIDCL:4;        /*!< bit:  4.. 7  Low part of the JEP-106 Identity Code */
1046     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1047   } bit;                       /*!< Structure used for bit  access                  */
1048   uint32_t reg;                /*!< Type      used for register access              */
1049 } DSU_PID1_Type;
1050 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1051
1052 #define DSU_PID1_OFFSET             0x1FE4       /**< \brief (DSU_PID1 offset) Peripheral Identification 1 */
1053 #define DSU_PID1_RESETVALUE         _U_(0x000000FC) /**< \brief (DSU_PID1 reset_value) Peripheral Identification 1 */
1054
1055 #define DSU_PID1_PARTNBH_Pos        0            /**< \brief (DSU_PID1) Part Number High */
1056 #define DSU_PID1_PARTNBH_Msk        (_U_(0xF) << DSU_PID1_PARTNBH_Pos)
1057 #define DSU_PID1_PARTNBH(value)     (DSU_PID1_PARTNBH_Msk & ((value) << DSU_PID1_PARTNBH_Pos))
1058 #define DSU_PID1_JEPIDCL_Pos        4            /**< \brief (DSU_PID1) Low part of the JEP-106 Identity Code */
1059 #define DSU_PID1_JEPIDCL_Msk        (_U_(0xF) << DSU_PID1_JEPIDCL_Pos)
1060 #define DSU_PID1_JEPIDCL(value)     (DSU_PID1_JEPIDCL_Msk & ((value) << DSU_PID1_JEPIDCL_Pos))
1061 #define DSU_PID1_MASK               _U_(0x000000FF) /**< \brief (DSU_PID1) MASK Register */
1062
1063 /* -------- DSU_PID2 : (DSU Offset: 0x1FE8) (R/  32) Peripheral Identification 2 -------- */
1064 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1065 typedef union {
1066   struct {
1067     uint32_t JEPIDCH:3;        /*!< bit:  0.. 2  JEP-106 Identity Code High         */
1068     uint32_t JEPU:1;           /*!< bit:      3  JEP-106 Identity Code is used      */
1069     uint32_t REVISION:4;       /*!< bit:  4.. 7  Revision Number                    */
1070     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1071   } bit;                       /*!< Structure used for bit  access                  */
1072   uint32_t reg;                /*!< Type      used for register access              */
1073 } DSU_PID2_Type;
1074 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1075
1076 #define DSU_PID2_OFFSET             0x1FE8       /**< \brief (DSU_PID2 offset) Peripheral Identification 2 */
1077 #define DSU_PID2_RESETVALUE         _U_(0x00000009) /**< \brief (DSU_PID2 reset_value) Peripheral Identification 2 */
1078
1079 #define DSU_PID2_JEPIDCH_Pos        0            /**< \brief (DSU_PID2) JEP-106 Identity Code High */
1080 #define DSU_PID2_JEPIDCH_Msk        (_U_(0x7) << DSU_PID2_JEPIDCH_Pos)
1081 #define DSU_PID2_JEPIDCH(value)     (DSU_PID2_JEPIDCH_Msk & ((value) << DSU_PID2_JEPIDCH_Pos))
1082 #define DSU_PID2_JEPU_Pos           3            /**< \brief (DSU_PID2) JEP-106 Identity Code is used */
1083 #define DSU_PID2_JEPU               (_U_(0x1) << DSU_PID2_JEPU_Pos)
1084 #define DSU_PID2_REVISION_Pos       4            /**< \brief (DSU_PID2) Revision Number */
1085 #define DSU_PID2_REVISION_Msk       (_U_(0xF) << DSU_PID2_REVISION_Pos)
1086 #define DSU_PID2_REVISION(value)    (DSU_PID2_REVISION_Msk & ((value) << DSU_PID2_REVISION_Pos))
1087 #define DSU_PID2_MASK               _U_(0x000000FF) /**< \brief (DSU_PID2) MASK Register */
1088
1089 /* -------- DSU_PID3 : (DSU Offset: 0x1FEC) (R/  32) Peripheral Identification 3 -------- */
1090 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1091 typedef union {
1092   struct {
1093     uint32_t CUSMOD:4;         /*!< bit:  0.. 3  ARM CUSMOD                         */
1094     uint32_t REVAND:4;         /*!< bit:  4.. 7  Revision Number                    */
1095     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1096   } bit;                       /*!< Structure used for bit  access                  */
1097   uint32_t reg;                /*!< Type      used for register access              */
1098 } DSU_PID3_Type;
1099 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1100
1101 #define DSU_PID3_OFFSET             0x1FEC       /**< \brief (DSU_PID3 offset) Peripheral Identification 3 */
1102 #define DSU_PID3_RESETVALUE         _U_(0x00000000) /**< \brief (DSU_PID3 reset_value) Peripheral Identification 3 */
1103
1104 #define DSU_PID3_CUSMOD_Pos         0            /**< \brief (DSU_PID3) ARM CUSMOD */
1105 #define DSU_PID3_CUSMOD_Msk         (_U_(0xF) << DSU_PID3_CUSMOD_Pos)
1106 #define DSU_PID3_CUSMOD(value)      (DSU_PID3_CUSMOD_Msk & ((value) << DSU_PID3_CUSMOD_Pos))
1107 #define DSU_PID3_REVAND_Pos         4            /**< \brief (DSU_PID3) Revision Number */
1108 #define DSU_PID3_REVAND_Msk         (_U_(0xF) << DSU_PID3_REVAND_Pos)
1109 #define DSU_PID3_REVAND(value)      (DSU_PID3_REVAND_Msk & ((value) << DSU_PID3_REVAND_Pos))
1110 #define DSU_PID3_MASK               _U_(0x000000FF) /**< \brief (DSU_PID3) MASK Register */
1111
1112 /* -------- DSU_CID0 : (DSU Offset: 0x1FF0) (R/  32) Component Identification 0 -------- */
1113 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1114 typedef union {
1115   struct {
1116     uint32_t PREAMBLEB0:8;     /*!< bit:  0.. 7  Preamble Byte 0                    */
1117     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1118   } bit;                       /*!< Structure used for bit  access                  */
1119   uint32_t reg;                /*!< Type      used for register access              */
1120 } DSU_CID0_Type;
1121 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1122
1123 #define DSU_CID0_OFFSET             0x1FF0       /**< \brief (DSU_CID0 offset) Component Identification 0 */
1124 #define DSU_CID0_RESETVALUE         _U_(0x0000000D) /**< \brief (DSU_CID0 reset_value) Component Identification 0 */
1125
1126 #define DSU_CID0_PREAMBLEB0_Pos     0            /**< \brief (DSU_CID0) Preamble Byte 0 */
1127 #define DSU_CID0_PREAMBLEB0_Msk     (_U_(0xFF) << DSU_CID0_PREAMBLEB0_Pos)
1128 #define DSU_CID0_PREAMBLEB0(value)  (DSU_CID0_PREAMBLEB0_Msk & ((value) << DSU_CID0_PREAMBLEB0_Pos))
1129 #define DSU_CID0_MASK               _U_(0x000000FF) /**< \brief (DSU_CID0) MASK Register */
1130
1131 /* -------- DSU_CID1 : (DSU Offset: 0x1FF4) (R/  32) Component Identification 1 -------- */
1132 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1133 typedef union {
1134   struct {
1135     uint32_t PREAMBLE:4;       /*!< bit:  0.. 3  Preamble                           */
1136     uint32_t CCLASS:4;         /*!< bit:  4.. 7  Component Class                    */
1137     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1138   } bit;                       /*!< Structure used for bit  access                  */
1139   uint32_t reg;                /*!< Type      used for register access              */
1140 } DSU_CID1_Type;
1141 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1142
1143 #define DSU_CID1_OFFSET             0x1FF4       /**< \brief (DSU_CID1 offset) Component Identification 1 */
1144 #define DSU_CID1_RESETVALUE         _U_(0x00000010) /**< \brief (DSU_CID1 reset_value) Component Identification 1 */
1145
1146 #define DSU_CID1_PREAMBLE_Pos       0            /**< \brief (DSU_CID1) Preamble */
1147 #define DSU_CID1_PREAMBLE_Msk       (_U_(0xF) << DSU_CID1_PREAMBLE_Pos)
1148 #define DSU_CID1_PREAMBLE(value)    (DSU_CID1_PREAMBLE_Msk & ((value) << DSU_CID1_PREAMBLE_Pos))
1149 #define DSU_CID1_CCLASS_Pos         4            /**< \brief (DSU_CID1) Component Class */
1150 #define DSU_CID1_CCLASS_Msk         (_U_(0xF) << DSU_CID1_CCLASS_Pos)
1151 #define DSU_CID1_CCLASS(value)      (DSU_CID1_CCLASS_Msk & ((value) << DSU_CID1_CCLASS_Pos))
1152 #define DSU_CID1_MASK               _U_(0x000000FF) /**< \brief (DSU_CID1) MASK Register */
1153
1154 /* -------- DSU_CID2 : (DSU Offset: 0x1FF8) (R/  32) Component Identification 2 -------- */
1155 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1156 typedef union {
1157   struct {
1158     uint32_t PREAMBLEB2:8;     /*!< bit:  0.. 7  Preamble Byte 2                    */
1159     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1160   } bit;                       /*!< Structure used for bit  access                  */
1161   uint32_t reg;                /*!< Type      used for register access              */
1162 } DSU_CID2_Type;
1163 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1164
1165 #define DSU_CID2_OFFSET             0x1FF8       /**< \brief (DSU_CID2 offset) Component Identification 2 */
1166 #define DSU_CID2_RESETVALUE         _U_(0x00000005) /**< \brief (DSU_CID2 reset_value) Component Identification 2 */
1167
1168 #define DSU_CID2_PREAMBLEB2_Pos     0            /**< \brief (DSU_CID2) Preamble Byte 2 */
1169 #define DSU_CID2_PREAMBLEB2_Msk     (_U_(0xFF) << DSU_CID2_PREAMBLEB2_Pos)
1170 #define DSU_CID2_PREAMBLEB2(value)  (DSU_CID2_PREAMBLEB2_Msk & ((value) << DSU_CID2_PREAMBLEB2_Pos))
1171 #define DSU_CID2_MASK               _U_(0x000000FF) /**< \brief (DSU_CID2) MASK Register */
1172
1173 /* -------- DSU_CID3 : (DSU Offset: 0x1FFC) (R/  32) Component Identification 3 -------- */
1174 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1175 typedef union {
1176   struct {
1177     uint32_t PREAMBLEB3:8;     /*!< bit:  0.. 7  Preamble Byte 3                    */
1178     uint32_t :24;              /*!< bit:  8..31  Reserved                           */
1179   } bit;                       /*!< Structure used for bit  access                  */
1180   uint32_t reg;                /*!< Type      used for register access              */
1181 } DSU_CID3_Type;
1182 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1183
1184 #define DSU_CID3_OFFSET             0x1FFC       /**< \brief (DSU_CID3 offset) Component Identification 3 */
1185 #define DSU_CID3_RESETVALUE         _U_(0x000000B1) /**< \brief (DSU_CID3 reset_value) Component Identification 3 */
1186
1187 #define DSU_CID3_PREAMBLEB3_Pos     0            /**< \brief (DSU_CID3) Preamble Byte 3 */
1188 #define DSU_CID3_PREAMBLEB3_Msk     (_U_(0xFF) << DSU_CID3_PREAMBLEB3_Pos)
1189 #define DSU_CID3_PREAMBLEB3(value)  (DSU_CID3_PREAMBLEB3_Msk & ((value) << DSU_CID3_PREAMBLEB3_Pos))
1190 #define DSU_CID3_MASK               _U_(0x000000FF) /**< \brief (DSU_CID3) MASK Register */
1191
1192 /** \brief DSU hardware registers */
1193 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))
1194 typedef struct {
1195   __O  DSU_CTRL_Type             CTRL;        /**< \brief Offset: 0x0000 ( /W  8) Control */
1196   __IO DSU_STATUSA_Type          STATUSA;     /**< \brief Offset: 0x0001 (R/W  8) Status A */
1197   __I  DSU_STATUSB_Type          STATUSB;     /**< \brief Offset: 0x0002 (R/   8) Status B */
1198        RoReg8                    Reserved1[0x1];
1199   __IO DSU_ADDR_Type             ADDR;        /**< \brief Offset: 0x0004 (R/W 32) Address */
1200   __IO DSU_LENGTH_Type           LENGTH;      /**< \brief Offset: 0x0008 (R/W 32) Length */
1201   __IO DSU_DATA_Type             DATA;        /**< \brief Offset: 0x000C (R/W 32) Data */
1202   __IO DSU_DCC_Type              DCC[2];      /**< \brief Offset: 0x0010 (R/W 32) Debug Communication Channel n */
1203   __I  DSU_DID_Type              DID;         /**< \brief Offset: 0x0018 (R/  32) Device Identification */
1204   __IO DSU_CFG_Type              CFG;         /**< \brief Offset: 0x001C (R/W 32) Configuration */
1205        RoReg8                    Reserved2[0x20];
1206   __IO DSU_MBCTRL_Type           MBCTRL;      /**< \brief Offset: 0x0040 (R/W 32) MBIST Control */
1207   __IO DSU_MBCONFIG_Type         MBCONFIG;    /**< \brief Offset: 0x0044 (R/W 32) MBIST Configuration */
1208   __IO DSU_MBWORD_Type           MBWORD;      /**< \brief Offset: 0x0048 (R/W 32) MBIST Background Word */
1209   __IO DSU_MBGSTAT_Type          MBGSTAT;     /**< \brief Offset: 0x004C (R/W 32) MBIST Global Status */
1210   __I  DSU_MBDFAIL_Type          MBDFAIL;     /**< \brief Offset: 0x0050 (R/  32) MBIST Fail Data */
1211   __I  DSU_MBDEXP_Type           MBDEXP;      /**< \brief Offset: 0x0054 (R/  32) MBIST Expected Data */
1212   __I  DSU_MBAFAIL_Type          MBAFAIL;     /**< \brief Offset: 0x0058 (R/  32) MBIST Fail Address */
1213   __I  DSU_MBCONTEXT_Type        MBCONTEXT;   /**< \brief Offset: 0x005C (R/  32) MBIST Fail Context */
1214   __IO DSU_MBENABLE0_Type        MBENABLE0;   /**< \brief Offset: 0x0060 (R/W 32) MBIST Memory Enable 0 */
1215        RoReg8                    Reserved3[0x4];
1216   __I  DSU_MBBUSY0_Type          MBBUSY0;     /**< \brief Offset: 0x0068 (R/  32) MBIST Memory Busy 0 */
1217        RoReg8                    Reserved4[0x4];
1218   __IO DSU_MBSTATUS0_Type        MBSTATUS0;   /**< \brief Offset: 0x0070 (R/W 32) MBIST Memory Status 0 */
1219        RoReg8                    Reserved5[0x7C];
1220   __IO DSU_DCFG_Type             DCFG[2];     /**< \brief Offset: 0x00F0 (R/W 32) Device Configuration */
1221        RoReg8                    Reserved6[0xF08];
1222   __I  DSU_ENTRY0_Type           ENTRY0;      /**< \brief Offset: 0x1000 (R/  32) CoreSight ROM Table Entry 0 */
1223   __I  DSU_ENTRY1_Type           ENTRY1;      /**< \brief Offset: 0x1004 (R/  32) CoreSight ROM Table Entry 1 */
1224   __I  DSU_END_Type              END;         /**< \brief Offset: 0x1008 (R/  32) CoreSight ROM Table End */
1225        RoReg8                    Reserved7[0xFC0];
1226   __I  DSU_MEMTYPE_Type          MEMTYPE;     /**< \brief Offset: 0x1FCC (R/  32) CoreSight ROM Table Memory Type */
1227   __I  DSU_PID4_Type             PID4;        /**< \brief Offset: 0x1FD0 (R/  32) Peripheral Identification 4 */
1228   __I  DSU_PID5_Type             PID5;        /**< \brief Offset: 0x1FD4 (R/  32) Peripheral Identification 5 */
1229   __I  DSU_PID6_Type             PID6;        /**< \brief Offset: 0x1FD8 (R/  32) Peripheral Identification 6 */
1230   __I  DSU_PID7_Type             PID7;        /**< \brief Offset: 0x1FDC (R/  32) Peripheral Identification 7 */
1231   __I  DSU_PID0_Type             PID0;        /**< \brief Offset: 0x1FE0 (R/  32) Peripheral Identification 0 */
1232   __I  DSU_PID1_Type             PID1;        /**< \brief Offset: 0x1FE4 (R/  32) Peripheral Identification 1 */
1233   __I  DSU_PID2_Type             PID2;        /**< \brief Offset: 0x1FE8 (R/  32) Peripheral Identification 2 */
1234   __I  DSU_PID3_Type             PID3;        /**< \brief Offset: 0x1FEC (R/  32) Peripheral Identification 3 */
1235   __I  DSU_CID0_Type             CID0;        /**< \brief Offset: 0x1FF0 (R/  32) Component Identification 0 */
1236   __I  DSU_CID1_Type             CID1;        /**< \brief Offset: 0x1FF4 (R/  32) Component Identification 1 */
1237   __I  DSU_CID2_Type             CID2;        /**< \brief Offset: 0x1FF8 (R/  32) Component Identification 2 */
1238   __I  DSU_CID3_Type             CID3;        /**< \brief Offset: 0x1FFC (R/  32) Component Identification 3 */
1239 } Dsu;
1240 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */
1241
1242 /*@}*/
1243
1244 #endif /* _SAMD51_DSU_COMPONENT_ */